数字电路设计与仿真new

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时间:2018-08-26

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1、数字电路设计与仿真——陈俊锐(一)NCverilog仿真器,Verilog-XL仿真器及NClaunch简介(二)SimVision简介(三)设计过程简介(四)实例解说及演示(一)NCverilog仿真器,Verilog-XL仿真器及NClaunch简介1.NCVerilog简介NCVerilog仿真器都是基于事件算法的仿真器。仿真器读入VerilogHDL描述并进行仿真以反映实际硬件的行为。NCVerilog是全编译仿真器,它直接将Verilog代码编译为机器码执行。其过程为:ncvlog编译Ver

2、ilog源文件,按照编译指导(compiledirective)检查语义及语法,产生中间数据。ncelab按照设计指示构造设计的数据结构,产生可执行代码。除非对优化进行限制,否则源代码中的元件(element)可能被优化丢失。产生中间数据。ncsim启动仿真核。核调入设计的数据结构,构造事件序列(时轮),调度并执行事件的机器码。有些事件可能消失(从不执行)除非限制优化过程。编译后的所有代码的执行使用同一个核。在交互模式下,可以使用Tcl命令及其针对NCVerilog的扩展命令来修改设计和控制仿真。这将

3、在后面进行详细描述2.Verilog-XL简介Verilog-XL是一个交互式仿真器,过程如下:读入Verilog描述,进行语义语法检查,处理编译指导(compilerdirective)在内存中将设计编译为中间格式,将所有模块和实例组装成层次结构(设计数据结构)。源代码中的每个元件都被重新表示并能在产生的数据结构找到。决定仿真的时间精度,在内存中构造一个事件队列的时间数据结构(时轮)。读入、调度并根据事件执行每一个语句。Verilog-XL采用多种加速算法提高各种抽象级的仿真速度。,对每种抽象级描述

4、都能很好的仿真。这些加速算法包括Turbo算法,XL算法及Switch-XL算法。每次重新启动Verilog-XL,将重复上述步骤。当进入交互模式时,可以输入VerilogHDL语句并加到设计的数据结构中。3.NCLaunch,简介NCLaunch,是一个图形界面的用户接口,能帮助你管理大型的设计工程。配置和启动编译器NCverilogcomplier,描述器NCverilogelaborator以及仿真器Simulator还可以在NCLaunch上运行像SDFcompiler,HDLAnalysis

5、andLint,CodeCoverageAnalyzer,NCBrowse,andComparescan.之类的工具。NClaunch启动的界面NClaunch运行模式(1)MultipleStepmode一步步运行compile,elaborate,andsimulate。如果我们要仿真的文件是VHDL或者混合语言设计,我们必须选用多步模式。当然对于verilog设计也可以用多步模式。usesthencvlogandncelabcommands(2)SingleStepmode一步完成compile

6、,elabrate,simulate。但必须整个设计是用verilog的。ncverilogcommandI/ORegionToolsbarFilebrowserMenubarDesignbrowserNCLaunchToolbarButtonsvNC-VHDLCompiler(VHDL编译器)—LaunchesncvhdltocompiletheVHDLsourcefilesthatyouhaveselectedintheFileBrowservNC-VerilogCompiler(Verilog编

7、译器)—LaunchesncvlogtocompiletheVerilogsourcefilesthatyouhaveselectedintheFileBrowservElaborator(描述器)—LaunchesncelabtoelaboratethecompiledVHDLorVerilogdesignunitsvSimulator(仿真/仿真器)—LaunchesncsimtosimulatethedesignvNCBrowse(NC浏览)—Launchesncbrowsetoexaminet

8、hemessagesinthelogfilethatyouhaveselectedintheFileBrowserv波形察看窗口(WaveformWindow)NCLaunch下使用ncverilog的方式(1).终端命令输入vncvlog编译Verilog源文件(ncvhdl对于vhdl)vncelab描述设计并且生成仿真的snapshotvncsim对snapshot进行仿真仿真或vncverilog–csource_filevncverilogso

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1、数字电路设计与仿真——陈俊锐(一)NCverilog仿真器,Verilog-XL仿真器及NClaunch简介(二)SimVision简介(三)设计过程简介(四)实例解说及演示(一)NCverilog仿真器,Verilog-XL仿真器及NClaunch简介1.NCVerilog简介NCVerilog仿真器都是基于事件算法的仿真器。仿真器读入VerilogHDL描述并进行仿真以反映实际硬件的行为。NCVerilog是全编译仿真器,它直接将Verilog代码编译为机器码执行。其过程为:ncvlog编译Ver

2、ilog源文件,按照编译指导(compiledirective)检查语义及语法,产生中间数据。ncelab按照设计指示构造设计的数据结构,产生可执行代码。除非对优化进行限制,否则源代码中的元件(element)可能被优化丢失。产生中间数据。ncsim启动仿真核。核调入设计的数据结构,构造事件序列(时轮),调度并执行事件的机器码。有些事件可能消失(从不执行)除非限制优化过程。编译后的所有代码的执行使用同一个核。在交互模式下,可以使用Tcl命令及其针对NCVerilog的扩展命令来修改设计和控制仿真。这将

3、在后面进行详细描述2.Verilog-XL简介Verilog-XL是一个交互式仿真器,过程如下:读入Verilog描述,进行语义语法检查,处理编译指导(compilerdirective)在内存中将设计编译为中间格式,将所有模块和实例组装成层次结构(设计数据结构)。源代码中的每个元件都被重新表示并能在产生的数据结构找到。决定仿真的时间精度,在内存中构造一个事件队列的时间数据结构(时轮)。读入、调度并根据事件执行每一个语句。Verilog-XL采用多种加速算法提高各种抽象级的仿真速度。,对每种抽象级描述

4、都能很好的仿真。这些加速算法包括Turbo算法,XL算法及Switch-XL算法。每次重新启动Verilog-XL,将重复上述步骤。当进入交互模式时,可以输入VerilogHDL语句并加到设计的数据结构中。3.NCLaunch,简介NCLaunch,是一个图形界面的用户接口,能帮助你管理大型的设计工程。配置和启动编译器NCverilogcomplier,描述器NCverilogelaborator以及仿真器Simulator还可以在NCLaunch上运行像SDFcompiler,HDLAnalysis

5、andLint,CodeCoverageAnalyzer,NCBrowse,andComparescan.之类的工具。NClaunch启动的界面NClaunch运行模式(1)MultipleStepmode一步步运行compile,elaborate,andsimulate。如果我们要仿真的文件是VHDL或者混合语言设计,我们必须选用多步模式。当然对于verilog设计也可以用多步模式。usesthencvlogandncelabcommands(2)SingleStepmode一步完成compile

6、,elabrate,simulate。但必须整个设计是用verilog的。ncverilogcommandI/ORegionToolsbarFilebrowserMenubarDesignbrowserNCLaunchToolbarButtonsvNC-VHDLCompiler(VHDL编译器)—LaunchesncvhdltocompiletheVHDLsourcefilesthatyouhaveselectedintheFileBrowservNC-VerilogCompiler(Verilog编

7、译器)—LaunchesncvlogtocompiletheVerilogsourcefilesthatyouhaveselectedintheFileBrowservElaborator(描述器)—LaunchesncelabtoelaboratethecompiledVHDLorVerilogdesignunitsvSimulator(仿真/仿真器)—LaunchesncsimtosimulatethedesignvNCBrowse(NC浏览)—Launchesncbrowsetoexaminet

8、hemessagesinthelogfilethatyouhaveselectedintheFileBrowserv波形察看窗口(WaveformWindow)NCLaunch下使用ncverilog的方式(1).终端命令输入vncvlog编译Verilog源文件(ncvhdl对于vhdl)vncelab描述设计并且生成仿真的snapshotvncsim对snapshot进行仿真仿真或vncverilog–csource_filevncverilogso

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