实验5纠错编码及其应用

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1、实验5综合设计一：纠错编码及其应用一、实验目的1．了解纠错编码的一般原理。2．掌握线性分组码的编码和译码算法。3．训练在实际通信系统中设计应用纠错编码方案的能力二、实验内容在选定的数字基带通信系统中，设计应用分组线性纠错编码，提高系统的可靠性。三、实验设备1．直流稳压电源2．示波器3．单片计算机实验电路装置（注：允许使用实验室提供的单片机板之外的智能控制部件，比如FPGA开发装置或自制电路，其它单片机、嵌入式系统的开发装置或自制电路。实验的各项其它要求不变。）四、实验原理在信息码元序列中加入监督码元的技术，称为差错控制编码，也称纠错编码。不同的编码方法，有不

2、同的检错或纠错能力，有的编码只能检错，不能纠错。一般说来，付出的“代价”越大，检（纠）错的能力就越强。这里所说的代价，就是指增加的监督码元多少，它通常可用多余度来衡量。分组码是比较简单的一类纠错编码技术。在编码中，将信息码分组，为每组信码附加若干监督码元。监督码元仅监督本码组中的信息码元。分组码可以看作是多维矢量，由固定长度的码字表示。一般的，长度n的二进制分组码有2n种可能的码字。从中可以选择M=2k个有效码字(k

3、制分组码的任意两个有效码字，如果Ci+Cj也是有效码字，则称该码是线性的。二进制汉明码是典型而常用的线性分组码，其具有共同的特性是5-4其中m=3时，有（7，4）汉明码。可以考虑采用（5-1）式所列生成矩阵，及（5-2）式所列其对应的一致校验矩阵，来进行(7，4)汉明码的编码和译码。（5-1）（5-2）四、设计要求要求设计的目标系统如图1所示：1．在发送端利用单片机编程，产生n级(n建议取4)m序列，作为汉明码编码器的输入；2．同样，在发送端单片机中，编程实现对m序列的纠错编码；3．接收端利用单片机，编程实现汉明码译码，并还原输出m序列；4．为适当降低实验难

4、度，接收端的位同步时钟允许由发送端位时钟直接引入，代替本应由接收机位同步提取电路完成的工作。5．传输码元速率：（推荐低码速以方便观测）100Baud。6．接收端输出使用示波器观测。图1目标系统5-4五、设计难点提示1．分组同步问题连续7个码元为一个分组。在接收到的码流中，接收端必须判定各分组的起止位。如果判定失误，则无法正确进行译码。显然，按7个一组划分，存在7种可能性。假定信道传输误码概率很低，则正确分组时，译码结果显示的误码应最少。所以，可以对7种可能情况同时进行“译码尝试”，取误码最少的情况，认定为分组正确。考虑到在系统持续通信过程中，整个系统或其局部

5、可能会发生故障，而后又恢复正常，所以“译码尝试”机制应有条件地被自动启动。建议设定一个误码率统计阈值，当动态误码率高于该值时，启动“译码尝试”机制，重新搜索分组同步。2．分组起止位的误判在本例中，发送端把M序列发生器用作模拟信源。在接收端若采用以上1中描述的工作机制，则传输所使用的伪随机序列的周期不能太短，否则可能导致接收端对分组起止位的误判。比如，当发送端发送3阶m序列，使用（7，4）汉明码做纠错，这种情况就可能（某种m序列码型和生成矩阵的组合时）出现。有兴趣研究的同学可以尝试证明之。3．纠错编码前后码元速率的变化问题由于监督码的加入，编码前后的码速比为4

6、:7。传输码流到达接收端，由于监督码的去除，译码前后的码速比为7:4。这两次码速的变化是互逆的过程，变化前后的码速不是简单的整倍数关系。尤以后者发生在接收机中，和位同步恢复问题重叠在一起，显得较为复杂。在某些应用中，对码率和传输带宽无严格限定的情况下，可以用整倍数的码速比4:8取代原先的4:7关系。具体实现中可在每个7位汉明码组中添加1位无含义码，然后通过信道发送，抵达接收端后在辨别并去除该位码。当然，比较正规的做法仍应是实现4:7和7:4的两次码速调整。以下我们仅讨论接收端的7:4调整。若希望译码后能等间隔输出码元，其速率为译码前的4/7，则需要对码元间隔

7、进行调整。建议采用图2所示解决方案。显然，分组同步时钟与发送端位时钟是同步的。每个分组译码后输出的前3个码元可依据接收端内部时钟决定其间隔时间，第4个码元由分组同步时钟来控制其间隔，由此即可实现7:4的码率变换。六、实验作品评价中的可加分项目1．纠错编码（或译码）前后码速比使用4:7（7:4）的调整方案，最高加4分。2．自制位同步提取电路，最高加8分。3．其它自设功能项目，视情况决定加分。5-4图2译码后的位同步时钟生成5-4