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1、基于VerilogHDL的10位超前进位加法器设计院系电子与通信工程学院专业通信工程学生班级2011级姓名学号指导教师单位电子与通信工程学院指导教师姓名陈宇宁2014年6月22日设计题目：设计一个10位的超前进位加法器。要求作出功能和时序仿真。一总体设计方案1.1设计原理将n个全加器相连可得n位加法器，但是加法时间较长。解决的方法之一是采用“超前进位产生电路”来同时形成各位进位，从而实现快速加法。超前进位产生电路是根据各位进位的形成条件来实现的。4位超前进位加法器的设计：首先对于1位全加器其本位值和与进位输出可表示如下
2、：从上面的式子可看出：如果a和b都为1，则进位输出为1，如果a和b有一个为1，则进位输出等于。令G=ab。P=a+b，则有：。由此可以用G和P来写出4位超前进位链如下：（设定4位被加数和加数为A和B，进位输入为，进位输出为，进位产生，进位传输。）由上面的超前进位链可看出：各个进位彼此独立产生，将进位级连传播给去掉了，因此，减小了进位产生的延迟时间。1.210位超前进位加法器的Verilog描述由上面的4位超前进位加法器可以推出10位超前进位加法器的Verilog描述：moduleadd_ahead(sum,cout,a
3、,b,cin);input[9:0]a,b;inputcin;output[9:0]sum;outputcout;wire[9:0]G,P;wire[9:0]C,sum;assignG[0]=a[0]&b[0];assignP[0]=a[0]
4、b[0];assignC[0]=cin;assignsum[0]=G[0]^P[0]^C[0];assignG[1]=a[1]&b[1];assignP[1]=a[1]
5、b[1];assignC[1]=G[0]
6、(P[0]&cin);assignsum[1]=G[1]^P[1]^
7、C[1];assignG[2]=a[2]&b[2];assignP[2]=a[2]
8、b[2];assignC[2]=G[1]
9、(P[1]&C[1]);assignsum[2]=G[2]^P[2]^C[2];assignG[3]=a[3]&b[3];assignP[3]=a[3]
10、b[3];assignC[3]=G[2]
11、(P[2]&C[2]);assignsum[3]=G[3]^P[3]^C[3];assignG[4]=a[4]&b[4];assignP[4]=a[4]
12、b[4];assignC[4]=G[3]
13、(P[
14、3]&C[3]);assignsum[4]=G[4]^P[4]^C[4];assignG[5]=a[5]&b[5];assignP[5]=a[5]
15、b[5];assignC[5]=G[4]
16、(P[4]&C[4]);assignsum[5]=G[5]^P[5]^C[5];assignG[6]=a[6]&b[6];assignP[6]=a[6]
17、b[6];assignC[6]=G[5]
18、(P[5]&C[5]);assignsum[6]=G[6]^P[6]^C[6];assignG[7]=a[7]&b[7];assignP[
19、7]=a[7]
20、b[7];assignC[7]=G[6]
21、(P[6]&C[6]);assignsum[7]=G[7]^P[7]^C[7];assignG[8]=a[8]&b[8];assignP[8]=a[8]
22、b[8];assignC[8]=G[7]
23、(P[7]&C[7]);assignsum[8]=G[8]^P[8]^C[8];assignG[9]=a[9]&b[9];assignP[9]=a[9]
24、b[9];assignC[9]=G[8]
25、(P[8]&C[8]);assignsum[9]=G[9]^P[9]^C[
26、9];assigncout=G[9]
27、(P[9]&C[9]);endmodule1.3设计环境本文在设计10位超前进位加法器过程中，采用QuartusII9.0软件。对于硬件，在实验设计过程中，用到了TPG-EDA/SOPC教学实验箱。二采用QuartusII9.0软件进行仿真2.1主要步骤：（1）打开QuartusII9.0，新建工程后新建VerilogHDLfile文件。（2）将上面的10超前进位加法器的Verilog描述程序输入新建的文件并保存。（3）点击Processing→startcompilation进行
28、编译，编译成功后如下：（4）点击Assignments→Pins进行管脚分配，分配好后保存并再编译：分配好管脚后再次编译：（4）新建VectorWaveformfile文件并导入全部管脚（Radix改为UnsignedDecimal）：（5）功能仿真，Assignments→setting在simulationmode那里选择fu
