作业-基于verilog-HDL的八位超前进位加法器.doc

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1、基于verilogHDL的八位超前进位加法器Verilog综合作业陈孙文2011-10-25指导老师：邓婉玲老师目录：1.超前进位加法器原理2.算法代码3.modelsimSE软件实现功能仿真4.synplifypro软件实现综合正文：一、原理（1）、全加器列出真值表如表所示，若Ai、Bi两个一位二进制数相加，以Ci表示来自低位的的进位，Si表示和，Ci表示向高位的进位，可以看出该电路考虑来低位的进位，是一个一位数的全加器电路，其逻辑符号如图所示。串并行超前进位加法器的特点是：各级进位信号同时产生，减小或消除因进位信号逐级传递所

2、用的时间。每一位的进位信号不依赖于从低位逐级传递，而是—开始就能确定。全加器真值可以得到逻辑表达式：为表达简单，定义两个中间变量Gi和Pi得出得到各位进位信号的逻辑表达式为：当实际位数较多时，往往将全部数位按4位一组分成若干组，组内采用超前进位，组间采用串行进价，组成所谓的串并行进位加法器。一、算法代码：有4bits.v、8bits.v、testbench.v三个文件；4bits.v实现输入为4位数的加法器；8bits.v中调用4bits.v中的函数来实现8位数相加；testbench.v为测试代码；实现四位加法4bits.v部

3、分：modulefast_adder4b(ina,inb,carry_in,sum_out,clk,rst_n);parameterADDER_WIDTH=4;parameterSUM_WIDTH=5;input[ADDER_WIDTH-1:0]ina;//输入数ina，8位input[ADDER_WIDTH-1:0]inb;//输入数inb，8位inputcarry_in;inputrst_n;inputclk;output[SUM_WIDTH-1:0]sum_out;reg[SUM_WIDTH-1:0]sum_out;wir

4、e[ADDER_WIDTH-1:0]sg;wire[ADDER_WIDTH-1:0]sp;wire[ADDER_WIDTH-1:0]sc;assignsg[0]=ina[0]&inb[0];//中间变量G0=ina0&inb0;assignsg[1]=ina[1]&inb[1];assignsg[2]=ina[2]&inb[2];assignsg[3]=ina[3]&inb[3];assignsp[0]=ina[0]^inb[0];//中间变量P0=ina0^inb0;assignsp[1]=ina[1]^inb[1];assi

5、gnsp[2]=ina[2]^inb[2];assignsp[3]=ina[3]^inb[3];assignsc[0]=sg[0]

6、(sp[0]&carry_in);//进位位C0assignsc[1]=sg[1]

7、(sp[1]&(sg[0]

8、(sp[0]&carry_in)));assignsc[2]=sg[2]

9、(sp[2]&(sg[1]

10、(sp[1]&(sg[0]

11、(sp[0]&carry_in)))));assignsc[3]=sg[3]

12、(sp[3]&(sg[2]

13、(sp[2]&(sg[1]

14、(sp[1]&(sg[0]

15、

16、(sp[0]&carry_in)))))));always@(posedgeclkornegedgerst_n)beginif(!rst_n)sum_out<=5'b00000;elsebeginsum_out[0]<=sp[0]^carry_in;//输出结果位sum_out[1]<=sp[1]^sc[0];sum_out[2]<=sp[2]^sc[1];sum_out[3]<=sp[3]^sc[2];sum_out[4]<=sc[3];endendendmodule实现八位加法8bits.v部分：modulepipe_ad

17、der8b(ina,inb,sum_out,clk,rst_n);parameterADDER_WIDTH=8;parameterSUM_WIDTH=9;parameterHALF_ADDER_WIDTH=4;input[ADDER_WIDTH-1:0]ina;input[ADDER_WIDTH-1:0]inb;inputrst_n;inputclk;output[SUM_WIDTH-1:0]sum_out;reg[SUM_WIDTH-1:0]sum_out;reg[HALF_ADDER_WIDTH-1:0]ina_lsb;re

18、g[HALF_ADDER_WIDTH-1:0]ina_msb;reg[HALF_ADDER_WIDTH-1:0]inb_lsb;reg[HALF_ADDER_WIDTH-1:0]inb_msb;reg[HALF_ADDER_WIDTH-1:0]ina_msb1;