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1、基于VerilogHDL的10位超前进位加法器设计院系电子与通信工程学院专业通信工程学生班级2011级姓名学号指导教师单位电子与通信工程学院指导教师姓名陈宇宁2014年6月22口设计题目：设计一个10位的超前进位加法器。要求作出功能和时序仿真。一总体设计方案1.1设计原理将n个全加器相连可得n位加法器，但是加法吋间较长。解决的方法之一是采用“超前进位产生电路”来同时形成各位进位，从而实现快速加法。超前进位产生电路是根据各位进位的形成条件来实现的。4位超前进位加法器的设计:首先对于1位全加器其本位值和与进位输出可表示
2、如下:sum=㊉㊉C/nCout=(«•/?)4-(6/•Cm)+(/?•Cin)=6/Z?+(6Z+b)Cin从上而的式子可看出：如果a和b都为1,则进位输出为1，如果a和b有一个为1，则进位输出等于c",。令G二ab。P=a+b,则有：Cout=ab+(a+b)dn=G+P•Cmo由此可以用G和P来写出4位超前进位链如下：(设定4位被加数和加数为A和B，进位输入为仏，进位输出为进位产生=进位传输P/=A/+B/。)Co=CinCl=Go+P()C()=Go+PoCinC2=Gi+P.Cl=Gl+P.(Go+Po
3、Gn)=G.+P.Go+P.PoC/z:=G2+P2C2=G2+Pl{G+PC)=G2+尸2G1+PlPP^CinC4=G3+P3C3=G3+P3(C?2+P2C2)=G3+P3G24-P3P2G1+P3P2P1G0+P、P2PP、、CinCout=C4由上而的超前进位链可看出：各个进位彼此独立产生，将进位级连传播给去掉了，因此，减小了进位产生的延迟时间。1.210位超前进位加法器的Verilog描述由上面的4位超前进位加法器可以推出10位超前进位加法器的Verilog描述:moduleadd_ahead
4、(sum,cout,a,b,cin);input[9:0]a,b;inputcin;output[9:0]sum;outputcout;wire[9:0]G,P;wire[9:0]C,sum;assignG[0]=a[0]&b[0];assignP[0]=a[0]b[0];assignC[0]=cin;assignsum[0]=G[0]P[0]C[0];assignG[l]=a[l]&b[l];assignP[l]=a[l]b[l];assignC[1]=G[O](P[0]&cin);assignsum[l]=G[
5、l]P[l]C[l];assignG[2]=a[2]&b[2];assignP[2]=a[2]b[2];assignC[2]二G[1]
6、(P[1]&C[1]);assignsum[2]=G[2]^P[2]^C[2];assignG[3]=a[3]&b[3];assignP[3]=a[3]b[3];assignC[3]=G[2]丨(P[2]&C[2]);assignsum[3]=G[3]P[3]C[3];assignG[4]=a[4]&b[4];assignP[4]=a[4]b[4];assignC[4]=G[3]丨
7、(P[3]&C[3]);assignsum[4]=G[4]P[4]C[4];assignG[5]=a[5]&b[5];assignP[5]=a[5]
8、b[5];assignC[5]=G[4]丨(P[4]&C[4]);assignsum[5]=G[5]P[5]C[5];assignG[6]=a[6]&b[6];assignP[6]=a[6]b[6];assignC[6]=G[5]丨(P[5]&C[5]);assignsum[6]=G[6]P[6]C[6];assignG[7]=a[7]&b[7];assignP[7]
9、=a[7]
10、b[7];assignC[7]=G[6]丨(P[6]&C[6]);assignsum[7]=G[7]P[7]C[7];assignG[8]=a[8]&b[8];assignP[8]=a[8]b[8];assignC[8]=G[7]
11、(P[7]&C[7]);assignsum[8]=G[8]P[8]C[8];assignG[9]=a[9]&b[9];assignP[9]=a[9]b[9];assignC[9]=G[8]丨(P[8]&C[8]);assignsum[9]=G[9]P[9]C[9];assig
12、ncout=G[9]
13、(P[9]&C[9]);endmodule1.3设计环境本文在设计10位超前进位加法器过程中，采用QuarttisII9.0软件。对于硬件，在实验设计过程中，用到了TPG-RDA/SOPC教学实验箱。二采用Quartus119.0软件进行仿真2.1主要步骤：打开Quartus119.0，新建工程后新建VerilogHDLHie文件。将上
