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《Verilog实现的8位超前进位加法器.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、Verilog实现的8位超前进位加法器。经过modelsim验证正确可用，在DC下综合成功//文件名：add_8.v//模块名：add_8//`timescale1ns/1nsmoduleadd_8(input[7:0]a,input[7:0]b,inputcin,output[7:0]s,outputco);wire[7:0]c_tmp;wire[7:0]g;wire[7:0]p;assignco=c_tmp[7];assigng[0]=a[0]&b[0],g[1]=a[1]&b[1],g[2]=a[2]&b[2
2、],g[3]=a[3]&b[3],g[4]=a[4]&b[4],g[5]=a[5]&b[5],g[6]=a[6]&b[6],g[7]=a[7]&b[7];assignp[0]=a[0]
3、b[0],p[1]=a[1]
4、b[1],p[2]=a[2]
5、b[2],p[3]=a[3]
6、b[3],p[4]=a[4]
7、b[4],p[5]=a[5]
8、b[5],p[6]=a[6]
9、b[6],p[7]=a[7]
10、b[7];assignc_tmp[0]=g[0]
11、(p[0]&cin),c_tmp[1]=g[1]
12、(p[1]&g[0])
13、
14、(p[1]&p[0]&cin),c_tmp[2]=g[2]
15、(p[2]&g[1])
16、(p[2]&p[1]&g[0])
17、(p[2]&p[1]&p[0]&cin),c_tmp[3]=g[3]
18、(p[3]&g[2])
19、(p[3]&p[2]&g[1])
20、(p[3]&p[2]&p[1]&g[0])
21、(p[3]&p[2]&p[1]&p[0]&cin),c_tmp[4]=g[4]
22、(p[4]&g[3])
23、(p[4]&p[3]&g[2])
24、(p[4]&p[3]&p[2]&g[1])
25、(p[4]&p[3]&p[2]&p[1]&g[0
26、])
27、(p[4]&p[3]&p[2]&p[1]&p[0]&cin),c_tmp[5]=g[5]
28、(p[5]&g[4])
29、(p[5]&p[4]&g[3])
30、(p[5]&p[4]&p[3]&g[2])
31、(p[5]&p[4]&p[3]&p[2]&g[1])
32、(p[5]&p[4]&p[3]&p[2]&p[1]&g[0])
33、(p[5]&p[4]&p[3]&p[2]&p[1]&p[0]&cin),c_tmp[6]=g[6]
34、(p[6]&g[5])
35、(p[6]&p[5]&g[4])
36、(p[6]&p[5]&p[4]&g[3])
37、(
38、p[6]&p[5]&p[4]&p[3]&g[2])
39、(p[6]&p[5]&p[4]&p[3]&p[2]&g[1])
40、(p[6]&p[5]&p[4]&p[3]&p[2]&p[1]&g[0])
41、(p[6]&p[5]&p[4]&p[3]&p[2]&p[1]&p[0]&cin),c_tmp[7]=g[7]
42、(p[7]&g[6])
43、(p[7]&p[6]&g[5])
44、(p[7]&p[6]&p[5]&g[4])
45、(p[7]&p[6]&p[5]&p[4]&g[3])
46、(p[7]&p[6]&p[5]&p[4]&p[3]&g[2])
47、
48、(p[7]&p[6]&p[5]&p[4]&p[3]&p[2]&g[1])
49、(p[7]&p[6]&p[5]&p[4]&p[3]&p[2]&p[1]&g[0])
50、(p[7]&p[6]&p[5]&p[4]&p[3]&p[2]&p[1]&p[0]&cin);assigns[7:0]=a[7:0]^b[7:0]^{c_tmp[6:0],cin};endmodule
