Verilog实现的4位超前进位加法器.doc

《Verilog实现的4位超前进位加法器.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、Verilog实现的4位超前进位加法器。经过modelsim验证正确可用，在DC下综合成功//文件名：add_4.v//模块名：add_4//moduleadd_4(input[3:0]a,input[3:0]b,inputcin,output[3:0]s,outputco);wire[3:0]c_tmp;wire[3:0]g;wire[3:0]p;assignco=c_tmp[3];assigng[0]=a[0]&b[0],g[1]=a[1]&b[1],g[2]=a[2]&b[2],g[3]=a[3]&b[3];assign

2、p[0]=a[0]

3、b[0],p[1]=a[1]

4、b[1],p[2]=a[2]

5、b[2],p[3]=a[3]

6、b[3];assignc_tmp[0]=g[0]

7、(p[0]&cin),c_tmp[1]=g[1]

8、(p[1]&g[0])

9、(p[1]&p[0]&cin),c_tmp[2]=g[2]

10、(p[2]&g[1])

11、(p[2]&p[1]&g[0])

12、(p[2]&p[1]&p[0]&cin),c_tmp[3]=g[3]

13、(p[3]&g[2])

14、(p[3]&p[2]&g[1])

15、(p[3]&p[2]&p[1]&g[0])

16、(p[3

17、]&p[2]&p[1]&p[0]&cin);assigns[3:0]=a[3:0]^b[3:0]^{c_tmp[2:0],cin};endmodule