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1、EDA技术实验教案实验一1位全加器原理图输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。2、熟悉GW48-ESEDA实验开发系统的基本使用方法。3、了解原理图输入设计方法。二、实验内容设计并调试好一个1位二进制全加器，并用GW48-ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC144-4或EP1K30TC144-3）进行系统仿真、硬件验证。设计1位二进制全加器时要求先用基本门屯路设计一个1位二进制半加器，再由基本门电路和1位二进制半加器构成1位二进制全加器。三、实验条件1、开发条件:MAX+plusII2、实验设备：GW48-E
2、SEDA实验开发系统、联想电脑3、拟用芯片：EPF10K20TC144-4或EP1K30TC144-3四、实验设计半加器(h_adder.gdf)邸D29•、diftpur丿、coa_1a;vcc刈OR:■—■hr…IHPU丫••：“:;)1X:W匚3so5;VCC・1工了J•••••••••••全加器(f_adder.gdf)实验结果半加器仿真波形abSOco半加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号a键1P1O08b键2PIO19SO二极管D1P1O820co二极管D2P1092
3、1金加器仿真波形ainbincinsumcout全加器引脚锁定实验芯片：EPF10K20TC144-4选用模式：模式5设计实体I/O标识I/O来源/去向结构图上的信号名芯片引脚号ain键1P1O08bin键2PIO19cin键3P1O210sum二极管D1P1O820cout二极管D2P1O921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111实验二1位全加器VHDL文本输入设计一、实验目的1、熟悉MAX+plusII软件的基本使用方法。2、熟悉GW48-ESEDA实验开发系统的基本使用方法。3
4、、了解VHDL文本输入设计方法。二、实验内容设计并调试好一个1位二进制全加器，并用GW48-ESEDA实验开发系统（拟采用的实验芯片的型号为EPF10K20TC144-4或EP1K30TC144-3）进行系统仿真、駛件验证。设计1位二进制全加器时要求先设计一个或门和一个1位二进制半加器，再由或门和1位二进制半加器构成1位二进制全加器。三、实验条件1、开发条件:MAX+plusII2、实验设备：GW48-ESEDA实验开发系统、联想电脑3、拟用芯片：EPF10K20TC144-4或EP1K30TC144-3四、实验设计-或门逻辑描述(or2a.vhd)LIBRARYIEE
5、E;USE1EEE.STD_LOGIC_1164.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;-半加器描述(h_“kiei*.vhd)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYh.adderISPORT(a,b:INSTD.LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_addcr;ARCHITECT
6、UREfh1OFh_adderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREihl;--1位二进制全加器顶层设计描述(f_adder.vhd)LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYLadderISPORT(ain,bin,cin:INSTD_LOGIC;Cout,sum:OUTSTD.LOGIC);ENDENTITYLadder;ARCHITECTUREfdlOFLadderISCOMPONENTh_adderPORT(a,b:INSTD_LOGIC;Co,so
7、:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTor2aPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC;BEGINu1:h_adderPORTMAP(a=>ain,b=>bin,co=>d,so=>e);u2:h_adderPORTMAP(a=>e,b=>cin,co=>f,so=>sum);u3:or2aPORTMAP(a=>d,b=>f,c=>cout);ENDARCHITECTUREfdl;或门仿真波形半加器仿真
