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1、实验一：三人表决器实验一﹑实验目的要求1﹑掌握QuartusII的基本操作，掌握电路库元件的建立与调用、设计处理、设计仿真等设计电路的基本操作过程；2﹑掌握三人表决器的原理3﹑掌握三人表决器的VHDL描述二﹑实验原理参考《数字电子技术》教材三﹑实验基本内容设计输入﹑设计处理，设计仿真四﹑实验报告要求：阐述三人表决器的原理，三人表决器的VHDL描述程序，三人表决器的RTL电路，三人表决器的仿真波形附录：三人表决器的VHDL参考程序--Three-inputMajorityVoter--Theentitydeclarationisfollowedbyth
2、reealternativearchitectureswhichachievethesamefunctionalityindifferentways.ENTITYmajISPORT(a,b,c:INBIT;m:OUTBIT);ENDmaj;--DataflowstylearchitectureARCHITECTUREconcurrentOFmajISBEGIN--selectedsignalassignmentstatement(concurrent)WITHa&b&cSELECTm<='1'WHEN"110"
3、"101"
4、"011"
5、"111",'
6、0'WHENOTHERS;ENDconcurrent;--StructuralstylearchitectureARCHITECTUREstructureOFmajIS--declarecomponentsusedinarchitectureCOMPONENTand2PORT(in1,in2:INBIT;out1:OUTBIT);ENDCOMPONENT;COMPONENTor3PORT(in1,in2,in3:INBIT;out1:OUTBIT);ENDCOMPONENT;--declarelocalsignalsSIGNALw1,w2,w3:BI
7、T;BEGIN--componentinstantiationstatements.--portsofcomponentaremappedtosignals--withinarchitecturebyposition.gate1:and2PORTMAP(a,b,w1);gate2:and2PORTMAP(b,c,w2);gate3:and2PORTMAP(a,c,w3);gate4:or3PORTMAP(w1,w2,w3,m);ENDstructure;--Behaviouralstylearchitectureusingalook-uptableA
8、RCHITECTUREusing_tableOFmajISBEGINPROCESS(a,b,c)CONSTANTlookuptable:BIT_VECTOR(0TO7):="00010111";VARIABLEindex:NATURAL;BEGINindex:=0;--indexmustbeclearedeachtimeprocessexecutesIFa='1'THENindex:=index+1;ENDIF;IFb='1'THENindex:=index+2;ENDIF;IFc='1'THENindex:=index+4;ENDIF;m<=loo
9、kuptable(index);ENDPROCESS;ENDusing_table;实验二：多路选择器实验一﹑实验目的要求1﹑掌握QuartusII的基本操作，掌握电路库元件的建立与调用、设计处理、设计仿真等设计电路的基本操作过程；2﹑掌握多路选择器的原理3﹑掌握多路选择器的VHDL描述二﹑实验原理参考《数字电子技术》教材三﹑实验基本内容设计输入﹑设计处理，设计仿真四﹑实验报告要求：阐述多路选择器的原理，多路选择器的VHDL描述程序（要求用when-else语句实现或者用case语句实现），多路选择器的RTL电路，多路选择器的仿真波形附录：三人表决器
10、的VHDL参考程序（if-else语句）libraryieee;useieee.std_logic_1164.all;entitymuxisport(a,b,c,d:instd_logic_vector(3downto0);s:instd_logic_vector(1downto0);x:outstd_logic_vector(3downto0));endmux;architecturearchmuxofmuxisbeginmux4_1:process(a,b,c,d)beginifs="00"thenx<=a;elsifs="01"thenx<=b
11、;elsifs="10"thenx<=c;elsex<=d;endif;endprocessmux4_1;e
