EDA技术实验指导

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1、实验一QuartusIISC本输入法设计组合逻辑电路（1）实验目的：熟悉QuartusII的VHDL文本设计流程全过程，学习简单组合逻辑电路的设计、仿真和硕件测试。（2）实验内容：I•利用QuartusII完成2选1多路选择器的文本编辑输入、编译和仿真测试,给出仿真波形分析说明。【参考程序】：ENTITYmux21aISPORT（a,b,s:INBIT;y:OUTBIT）;ENDENTTTYmux21a;ARCHITECTUREoneOFmux21aISBEGINPROCESS（a,b,s）BEGINIFs='O'THENy<=a;ELSEy<=b;ENDIF;ENDPROCESS;END

2、ARCHITECTUREone;II•对I进行引脚锁定及硬件下载测试。建议选择实验电路模式5（参考附图F-5）,用键1（PI00,引脚号为1）控制s；a和b分别接clock5（引脚号为16）和clockO（引脚号为93）；输出信号y接扬声器spker（引脚号为129）。通过短路帽选择clock5接1024Hz信号，clockO接256IIz信号。最后进行编译、下载和硬件测试实验（通过键1控制s,口J使扬声器输出不同音调）。（3）实验报告：1•实验I的仿真波形报告分析说明。2.实验II硬件测试的详细实验说明。实验二QuartusIISC本输入法设计时序逻辑电路（1）实验目的：熟悉Quartu

3、sII的VHDL文本设计过程，学习简单时序逻辑电路的设计、仿真和硕件测试。（2）实验内容：I•用VHDL设计一个带异步复位的D触发器，并利用QuartusII进行编辑输入、编译、仿真及硬件测试。建议使用实验电路模式5。II•用VHDL设计一个带同步复位的8位锁存器，并利用QuartusII进行编辑输入、编译、仿真及硕件测试。建议使用实验电路模式l,P107-PI00接输入信号（键1、键2控制输入），PI039-PI032接输出信号,PI048（键7）接复位信号,时钟信号接CLOCKOo（3）实验报告：1.给岀实验I的设计程序、仿真波形报告的分析说明及硕件测试的结果。2.给出实验II的设计程

4、序、仿真波形报告的分析说明及硕件测试的结果。3.分析比较两个实验的仿真和硬件测试结果，说明这两种电路的异同点。(1)实验目的:熟悉使用QuartusII的原理图输入方法设计简单组合逻辑电路,掌握层次化原理图设计的方法。(2)实验原理：一个1位全加器可以曲两个半加器和一个或门构成，其电路原理图如下：^h_adder图3-2全加器原理图表3-1半加器真值表absoco0000011010101101(1)实验内容I・完成半加器的设计，包括原理图输入、编译、仿真，并将此半加器电路设置成一个硬件符号入库。II.建立-个更高层次的原理图文件，利用以上获得的半加器构成1位全加器,并完成编译、仿真及硕件

5、测试。建议选择电路模式5(参考附图F-5),键1、键2、键3(P100/1/2)分别接aim、bin>cin,发光管D2、DI(PI09/8)分别接sum和cout«(2)实验报告1.给出实验I的仿真波形报告分析。2.给出实验II的仿真波形报告分析。3.分别给出实验I和实验II的硬件测试过程说明和结果分析。实验四7段数码显示译码器设计(1)实验目的：学习7段数码显示译码器的设计；学习VHDL的CASE语句应用。(2)实验原理：7段数码显示译码器是纯组合电路，通常的小规模专用IC,如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是

6、十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD屮来实现。图4-1是共阴七段数码管，译码器的输出信号的7位分别接数码管的7个段，高位在左，低位在右。例如当输岀信号为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发光，于是数码管显示“5”。注意，这里没冇考虑表示小数点的发光管，如果要考虑，需要增加段h,程序中的输出端应改为8位的标准逻辑位矢量。图4・1共阴数码管及其电路(3)实验内容：I•用VHDL屮的CASE语句设计一个显示十六进制数的7段数码显示译码器，输入是从“0000”〜“11

7、11"16个4位二进制数，数码显示的是从'(T〜16个字符。在QuartusII上进行编辑、编译及仿真，给出其所有信号的时序仿真波形。【部分参考程序】PROCESS(A)BEGINCASEATSWHEN〃0000〃=>LED7S<="Ollllll•••WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;提示：仿真时可用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图4-2所示。Name