eda技术实验(王军)

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1、EDA技术实验一：实验题目《VHDL设计选择器》二、实验目的：1、学习quartus设计环境；2、学习vhdl文本格式输入法三：实验器材：计算机EDA实验箱四：实验内容：1、二选一数据选择器VHDL设计ENTITYMUX21AISPORT(A,B:INBIT;S:INBIT;Y:OUTBIT);ENDENTITYMUX21A;ARCHITECTUREONEOFMUX21AISBEGINY<=AWHENS='0'ELSEB;ENDARCHITECTUREONE;2、ENTITYmux21aISPORT(a,b:　INBIT;s:INBIT;y:OUT

2、BIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISSIGNALd,e:BIT;　－－说明语句BEGIN　　d<=aAND(NOTS);　　e<=bANDs;　　y<=dORe;ENDARCHITECTUREone;3、ENTITYmux21aISPORT(a,b:　INBIT;s:INBIT;y:OUTBIT);ENDENTITYmux21a;ARCHITECTUREoneOFmux21aISBEGINy<=(aAND(NOTs))OR(bANDs);ENDARCHITECTUREone;五：实验数据图形：

3、（1）仿真结果（打印）（2）文字阐述：对仿真数据进行分析六：实验流程：教材5.1节，EDA的设计流程进行简单说明（在QUARTUS软件中输入VHDL文本文件，编译、仿真，锁定管脚并下载到目标芯片。）七：心得体会：自己完成八：实验要求：1、上课之前预习2、程序输入后，进行编译仿真，并记录仿真波形3、实验报告包括程序和仿真波形。实验二、《4位二进制加法器的设计》一、实验题目：《4位二进制加法器的设计》二、实验目的：1、熟悉quartus设计环境2、进一步学习文本格式输入法3、学习进程语句的使用三、实验器材：计算机，EDA试验箱四、实验内容：例题4-21

4、LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT4ISPORT(CLK:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREbhvOFCNT4ISSIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;ENDIF;Q<=Q1;ENDPROCESS

5、;ENDbhv;五：实验数据图形：（1）仿真结果（打印）（2）文字阐述：对仿真数据进行分析六：实验流程：教材5.1节，EDA的设计流程进行简单说明（在QUARTUS软件中输入VHDL文本文件，编译、仿真，锁定管脚并下载到目标芯片。）七：心得体会：自己完成八、实验要求：1、上课之前预习2、程序输入后，进行编译仿真，并记录仿真波形3、实验报告包括程序和仿真波形。实验三、《1位二进制全加器的VHDL设计》一、实验题目：《1位二进制全加器的VHDL设计》二、实验目的：1、熟悉quartus设计环境2、熟悉vhdl文本格式输入法3、熟悉VHDL语言的基本结构

6、4、熟悉例化语句的使用三：实验器材：计算机、EDA试验箱四、实验内容：例题4-16、4-18、4-19【例4-18】或门逻辑描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a；ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;【例4-16】半加器描述(1)LIBRARYIEE

7、E;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfh1;【例4-19】1位二进制全加器顶层设计描述LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEI

8、EEE.STD_LOGIC_UNSIGNED.ALL;ENTITYf_adderISPORT(ain，bin，cin:IN