eda数字时钟设计-quartus

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1、Quartus数字时钟设计班级：电气工程及其自动化1301班学号：姓名：完成时间：2015年4月19日一.设计功能1.可以快速设置时钟起始值；2.在59分50秒吋开始报吋，七声低音，一声高音，报完刚好整点。一.功能实现1.顶层设计（采用BDF文件图形设计，文件名：timer.bdf）2.秒计时器模块设计libraryieee;useieee.std」ogic_l164.all;useieee.std_logic_arith.all;useiccc.std_logic_unsigncd.all;entitysecond1isport(clkls:instdjogic;reset:i

2、nstdjogic;sec2，secl:bufferstd_logic_vector(3downto0);--秒的十位和个位seco:outstdjogic);--秒计吋器的进位输fliend;architectureAofsecond1isbeginprocess(clkIs,reset)beginifreset=’0’thensec2<=n0000n;sec1<=H0000n;--淸零秒计时器seco<=’O’；elsifclkls’eventandclkls=Vthenif(sec1="1001”andsec2=’’0101")thensec2<=n0000n;secl<=

3、n0000M;--在59秒吋回零seco<='1';--进位elsif(sec1="1001")thenseel<=n0000M;sec2<=sec2+l;seco<=’O’；elsesccl<=sccl+1;seco<=’()•；endif;endif;endprocess;end;2.分计时器模块设计libraryieee;useieee.std_logic_l164.aII;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityminute1isport(clkm,clk1s,setm:instdj

4、ogic;--秒进位输入，1HZ校分吋钟输入信号，校分控制信号min2,minl:bufferstd_logic_vector(3downto0);--分计时器的I、位和个位minco:outstd_logic);end;architectureAofminute1issignalclkx:std_logic;beginFclkm:process(clkm,clkls，setm)begin--根据是否校分选择计时时钟ifsetm=Tthenelkx<=clkls;--利用clkls信号对分的初值进行快速设置elseelkx<=clkm;--利用秒的进位信号正常计吋endif;en

5、dprocess;Pcontm:process(clkx)beginifclkx’eventandelkx=Tthenif(min1=•’1001nandmin2=u0101M)thenmini<=H0000ft;min2<=nOOOO";minco<=T;-59分时回零并进位elsif(mini="1001")thenmini<=H0000";min2<=min2+l;minco<=’O’;elsemini<=min1+1;minco<=’O’；endif;endif;endprocess;end;2.时计时器模块设计libraryieee;useieee.std」ogic_l

6、164.all;useiccc.std_logic_arith.all;useieee.std_logic_unsigned.all;entityhour1isport(clkh，clk1s，seth:instdjogic;hou2，houl:bufferstd_logic_vector(3downto0));--吋的十位和个位end;architectureAofhour1issignalclky:std_logic;beginPclkh:process(clkh,clk1s，seth)--根据是否校吋选择计吋吋钟•-利用elkIs信号对时的初值进行快速设置--利用分的进位信号

7、正常计时then-23时回零Beginifseth=Tthenelky<=clkls;elseelky<=clkh;endif;endprocess;Pconth:process(clky)beginifelky’eventandelky=Tthenif(houl=n001randhou2=n0010u)houl<=n0000M;hou2<="0000n;elsif(houl=”1001")thenhoul<=n0000H;hou2<=hou2+l;elsehoul<=hou1+