EDA课程设计——数字时钟

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1、HefeiUniversityEDA课程设计报告设计题目：数字时钟设计专业：自动化(2)班姓名：李宏灶学号：0805070110指导老师：康南生17前言随着基于PLD的EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益提高。作为现在的大学生应熟练掌握这门技术，为以后的发展打下良好的基础，本实验设计是应用QuartusII环境及VHDL语言设计一个时间可调的数字时钟。使自己熟练使用QuartusII环境来进行设计，掌握VHDL语言的设计方法。要注重理论与实践之间的不同，培养自己的实践能力！17目录一、课程设计任务及要求

2、31.1实验目的31.2功能设计4二、整体设计思想42.1性能指标及功能设计42.2总体方框图5三、详细设计53.1数字钟的基本工作原理：53.1.1时基T产生电路53.1.2调时、调分信号的产生53.1.3计数显示电路63.2设计思路63.3设计步骤73.3.1工程建立及存盘73.3.2工程项目的编译73.3.3目标芯片的选择83.3.4时序仿真93.3.5引脚锁定113.3.6硬件测试123.3.7实验结果13四、设计总结13五、附录145.1VHDL源程序145.2配置符号图1817一、课程设计任务及要求1.1实验目的1）掌握VHDL语言的基本运用2）掌握Quar

3、tusII的简单操作并会使用EDA实验箱3）掌握一个基本EDA课程设计的操作1.2功能设计1）有时、分、秒计数显示功能,小时为24进制,分钟和秒为60进制以24小时循环计时2）设置复位、清零等功能3）有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间4）时钟计数显示时有LED灯显示；二、整体设计思想2.1性能指标及功能设计1）时、分、秒计时器时计时器为一个24进制计数器，分、秒计时器均为60进制计数器。当秒计时器接受到一个秒脉冲时，秒计数器开始从1计数到60，此时秒显示器将显示00、01、02、...、59、00；每当秒计数器数到00时，就会产生一个脉冲输出送

4、至分计时器，此时分计数器数值在原有基础上加1，其显示器将显示00、01、02、...、59、00；每当分计数器数到00时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其显示器将显示00、01、02、...、23、00。即当数字钟运行到23点59分59秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示00点00分00秒。2）校时电路当开关拨至校时档时，电子钟秒计时工作，通过时、分校时开关分别对时、分进行校对，开关每按1次，与开关对应的时或分计数器加1，当调至需要的时与分时，拨动reset开关，电子钟从设置的时间开始往后计时。172.2总体方框图三、

5、详细设计3.1数字钟的基本工作原理：3.1.1时基T产生电路数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为1Hz的、非常稳定的计数时钟脉冲。3.1.2调时、调分信号的产生由计数器的计数过程可知，正常计数时，当秒计数器（60进制）计数到59时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加1。现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2Hz的脉冲信号同时接

6、到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为1），则数据选择器将另外一个2Hz17的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。调节小时的时间也一样的实现。3.1.3计数显示电路由计数部分、数据选择器、译码器组成，是时钟的关键部分。1、计数部分：由两个60进制计数器和一个24进制计数器组成，其中60进制计数器可用6进制计数器和10进制计数器构成；24进制的小时计数同样

7、可用6进制计数器和10进制计数器得到：当计数器计数到24时，“2”和“4”同时进行清零，则可实现24进制计数。2、数据选择器：84输入14输出的多路数据选择器，因为本实验用到了8个数码管（有两个用来产生隔离符号‘—’）。3、译码器：七段译码器。译码器必须能译出‘—’，由实验二中译码器真值表可得：字母F的8421BCD码为“1111”，译码后为“1000111”，现在如果只译出‘—’，即字母F的中间一横，则译码后应为“0000001”，这样，在数码管上显示的就为‘—’。3.2设计思路根据系统设计要求,系统设计采用自顶向下设计方法,由时钟分频