eda课程设计数字时钟2

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1、EDA课程设计报告设计题目：数字时钟设计专业：通信技术姓名：瞿鹏航学号：12015170指导老师：虞沧前B随着基于PLD的EDA技术的发展和应用领域的扩大和深入，EDA技术在电子信息、通信、自动控制及计算机应用领域的重要性日益提高。作为现在的大学生应熟练掌握这门技术，为以后的发展打下良好的基础，本实验设计是应用Quartusll环境及VHDL语言设计一个时间可调的数字时钟。使自己熟练使用Quartusll环境来进行设计，掌握VHDL语言的设计方法。要注重理论与实践之间的不同，培养自己的实践能力！课程设计任务及要求1.1实验目的1）掌握VHDL语言的基本运用

2、2）掌握Quartusll的简单操作并会使用EDA实验箱3）掌握一个基木EDA课程设计的操作1.2功能设计1）有时、分、秒计数显不功能，小时为24进制，分钟和秒为60进制以24小时循环计时2）设置复位、清零等功能3）有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间4）时钟计数显示时有LED灯显示；整体设计思想2.1性能指标及功能设计1）吋、分、秒计吋器时计时器为一个24进制计数器，分、秒计时器均为60进制计数器。当秒计时器接受到一个秒脉冲时，秒计数器开始从1计数到60,此时秒显示器将显示00、01、02、...、59、00；每当秒计数器数到00

3、时，就会产生一个脉冲输fli送至分计时器，此时分计数器数伉在原有基础上加1，其显示器将S示00、01、0259、00;每当分计数器数到00时，就会产生一个脉冲输出送至时计时器，此时时计数器数值在原有基础上加1，其品示器将S示00、01、0223、00。即当数字钟运行到23点59分59秒时，当秒计时器在接受一个秒脉冲，数字钟将自动显示00点00分00秒。2）校时电路当开关拨至校吋档吋，电子钟秒计吋工作，通过吋、分校吋开关分别对吋、分进行校对,开关每按1次，与开关对应的时或分U•数器加1，当调至需要的时与分时，拨动reset开关，电子钟从设置的吋间开始往后计吋

4、。2.2总体方框图时分凋调整3整控制单元数字时钟贱示P三、详细设计3.1数字钟的基本工作原理:3.1.1时基T产生电路数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为lllz的、非常稳定的计数时钟脉冲。3.1.2调时、调分信号的产生由计数器的计数过程可知，正常计数时，当秒计数器（60进制）计数到59时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加1。现在

5、我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2Hz的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0）,则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去吋（即为1）,则数据选择器将另外一个2Hz的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键幵关，从而达到调时的目的。调节小时的时间也一样的实现。3.1.3计数显示电路由计数部分、数据选择器、译码器组成，是时钟的关键部分。1、计数部分：由两个60进制计数器和一个24进制计数器

6、组成，其中60进制计数器可用6进制计数器和10进制计数器构成；24进制的小时计数同样可用6进制计数器和10进制计数器得到：当计数器计数到24时，“2”和“4”同时进行清零，则可实现24进制计数。2、数据选择器：84输入14输出的多路数据选择器，因为本实验用到了8个数码管（有两个用来产生隔离符号‘一’）。3、译码器：七段译码器。译码器必须能译出‘一’，由实验二屮译码器真值表可得:字母F的8421BCD码为“1111”，译码后为“1000111”，现在如果只译出‘一’，即字母F的屮间一横，则译码后应为“0000001”，这样，在数码管上显示的就为‘一’。3.2

7、设计思路根据系统设计要求，系统设计采用自顶向下设计方法，由时钟分频部分、计时部分、按键部分调时部分和显示部分五个部分组成。这些模块都放在一个顶层文件中。1）时钟计数:首先下载程序进行复位清零操作，电子钟从00:00:00计时开始。sethour可以调整时钟的小时部分,setmin可以调整分钟，步进为1。由于电子钟的最小计时单位是Is,因此提供给系统的内部的时钟频率应该大于1Hz,这里取lOOHZoCLK端连接外部10Hz的时钟输入信号elk。对elk进行计数,当clk=10时，秒加1，当秒加到60时，分加1;当分加到60时，时加1;当时加到24时,全部清0

8、,从新计时。用6位数码管分别显示“吋”、“分”、“秒”，通过OUT