quartusii编译与仿真warning大解析

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1、QuartusII编译与仿真之warning大解析2010年06月03H上午10:00在QuartusIIK进行编译和仿真的时候，会出现一堆warning,打的rT以忽略，有的却需要注意，S然按F1可以了解关于该筲告的帮助，但奋时候帮助解释的仍然不淸楚，人家群策群力，把自己知道和了解的一些关于矜告的问题都说fli來讨论•-下，免得后來的人走弯路.下面是收集整理的一些，有些是自己的经验，有些是网友的，希望能给大家一点帮助，如有不对的地方,请指正，1)QuartusII对代码进行时序仿真时出现Error:Can’tcontinuetimingsimul

2、ationbecausedelayannotationinformationfordesignismissing.原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译(即工兵栏上的紫色实心三角符号那项)。全仿真包括四个模块:综合器(Synthesis)、电路装配器(Fitter)、组装器(Assember)和时序分析器(TimingAnalyzer),任务窗格中会有成功标志(对号)。2)在下载运行的吋候，出现下面的错误：Warning:TheJTAGcableyouareusingisnotsupportedforN

3、iosIIsystems.YoumayexperienceintermittentJTAGcommunicationfailureswiththiscable.PleaseuseaUSBBlasterrevisionB.在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的问题。解决：在配置的吋候，在run之后，进彳了配置，选择targetconnection,在最后一项：NIOSIITerminalCommunicationDevice中，要选择none(不要是Jtag_uart)如果采用USBBlaster，可以选择Jtag_uar

4、to之后再run就ok了！3)Error:Can’tcompileduplicatedeclarationsofentity"count3"intolibrary"work"此错误一般是原理图文件的名字和图中一个器件的名字蜇复所致，所以更改原理图文件的名字保存即可。1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister"〈name,原因:vectorsourcefile中时钟敏感信号(如：数据,允许端，清零，同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能

5、在时钟边沿变化的.其£；采为导致结果不正确.措施:编辑vectorsourcefile2.VerilogHDLassignmentwarningat〈location〉：truncatedwithsizetomatchsizeoftarget（〈number〉原因:在HDL设计中对目标的位数进行了设定，如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确，无须加以修正，如果不想看到这个警告,可以改变设定的位数1.Allreachableassignmentstodata_out(10)assign’0’，

6、registerremovedbyoptimization原因:经过综合器优化后，输出端口已经不起作用了2.Following9pinshavenothing,GND,orVCCdrivingdatainport一一changestothisconnectivitymaychangefittingresults原因:有9个脚为空或接地或接上Y电源措施:冇时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源.如果你的设计中这些端U就是这样用的，那便可以不理会这些warning3.Foundpinsfunctioningasundefi

7、nedclocksand/ormemoryenables原因：是你作为时钟的PIN没有约束信息.可以对和应的PIN做一下设定就行了.主要是指你的某些管脚在电路当屮起到丫吋钟管脚的作用，比如flip-flop的elk管脚，而此管脚没冇吋钟约束，因此QuartusTT把“elk”作为未定义的吋钟.措施:如來elk不是时钟，可以加“notclock”的约束;如來是，可以在clocksetting当屮加入;在某些对时钟耍求不很高的情况十可以忽略此警告或在这里修改:Assignments〉Timinganalysissettings...>Individu

8、alclocks.4.TimingcharacteristicsofdeviceEPM570T144C5areprelim