资源描述：
《quartus ii编译及仿真之warning大解释》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、在QuartusII下进行编译和仿真的时候,会出现一堆warning,有的可以忽略,有的却需要注意,虽然按F1可以了解关于该警告的帮助,但有时候帮助解释的仍然不清楚,大家群策群力,把自己知道和了解的一些关于警告的问题都说出来讨论一下,免得后来的人走弯路. 下面是收集整理的一些,有些是自己的经验,有些是网友的,希望能给大家一点帮助,如有不对的地方,请指正,1)QuartusII对代码进行时序仿真时出现Error:Can'tcontinuetimingsimulationbecausedelayannotatio
2、ninformationfordesignismissing.原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。全仿真包括四个模块：综合器（Synthesis）、电路装配器（Fitter）、组装器（Assember）和时序分析器（TimingAnalyzer），任务窗格中会有成功标志（对号）。2)在下载运行的时候，出现下面的错误：Warning:TheJTAGcableyouareusingisnotsupportedforNiosIIsy
3、stems.YoumayexperienceintermittentJTAGcommunicationfailureswiththiscable.PleaseuseaUSBBlasterrevisionB.在运行之前已经将.sof文件下载到开发板上面了，但是依然出现上面的问题。解决：在配置的时候，在run之后，进行配置，选择targetconnection，在最后一项：NIOSIITerminalCommunicationDevice中，要选择none（不要是Jtag_uart）如果采用USBBlaster，可
4、以选择Jtag_uart。之后再run就ok了！3）Error:Can'tcompileduplicatedeclarationsofentity"count3"intolibrary"work"此错误一般是原理图文件的名字和图中一个器件的名字重复所致，所以更改原理图文件的名字保存即可。-------------------1.Foundclock-sensitivechangeduringactiveclockedgeattime
5、ile中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不能在时钟边沿变化的.其后果为导致结果不正确.措施:编辑vectorsourcefile2.VerilogHDLassignmentwarningat:truncatedwithsizetomatchsizeoftarget(原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小措施:如果结果正确,无须加以修正,如
6、果不想看到这个警告,可以改变设定的位数3.Allreachableassignmentstodata_out(10)assign'0',registerremovedbyoptimization原因:经过综合器优化后,输出端口已经不起作用了4.Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefittingresults原因:有9个脚为空或接地或接上了电源措施:有时候定义了输出端口,但输
7、出端直接赋‘0’,便会被接地,赋‘1’接电源.如果你的设计中这些端口就是这样用的,那便可以不理会这些warning5.Foundpinsfunctioningasundefinedclocksand/ormemoryenables原因:是你作为时钟的PIN没有约束信息.可以对相应的PIN做一下设定就行了.主要是指你的某些管脚在电路当中起到了时钟管脚的作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟.措施:如果clk不是时钟,可以加“notcloc
8、k”的约束;如果是,可以在clocksetting当中加入;在某些对时钟要求不很高的情况下,可以忽略此警告或在这里修改:Assignments>Timinganalysissettings...>Individualclocks...>...6.TimingcharacteristicsofdeviceEPM570T144C5arepreliminary原因:因为MAXII是比較新的元
