一位半加器设计与前仿.doc

《一位半加器设计与前仿.doc》由会员上传分享，免费在线阅读，更多相关内容在学术论文-天天文库。

1、集成电路课程设计一位半加器设计与前仿专业：电子科学与技术学号：姓名：指导老师：一、半加器的电路设计和前仿1.1熟习schematic设计环境1.2掌握半加器电路原理图输入方法1.3掌握逻辑符号创建方法1.4熟习电路设计的思想1.5熟习集成电路设计仿真工具的使用1.6熟习集成电路设计的流程1.7熟习集成电路前仿真的设计一位半加器输入有两个输入端有两个，分别是两个一位二进制数：A、B；两个输出端C代表进位S表示和。ABCS0000010110011110C=A∩B三、试验内容和步骤1.调用cadence软件输入icfb命令调用ca

2、ndence软件1.创建模型库与单元视图1.1在ciw窗口file→new→library，将库文件路径设置在cadence目录下，name自定义，technologyfile选第二个；点击file→new→cellview生成单元视图，libraryname选之前自定义的此处为chen，cellname自定义，viewname设置shcemetic，tool为composerschematic点击ok，就弹出绘制原理图窗口：快捷键：I，addinstanceW，addwireP，addpinU，undoM，stretchDe

3、l，delete按照原理图一次添加元件，连线，checkandsave，无误后进行下一步。1.创建符号生成符号design→createcellview→fromcellview弹出cellfromcellview窗口，默认设置，ok→ok。这时候会显示一个长方形symbol符号，将其绘画成反相器的形状，如下图;保存为librarychen下no1。按照以上画原理图和symbol创建方式按照要求画出其他门电路原理图和简洁美观的symbol，如下：或门电路原理图（由或非门电路串联一个非门实现）：或门电路symbol保存为libr

4、arychen下or1。与门电路原理图（由与非门串联一个非门实现）：与门symbol：保存于librarychen下and1。异或门电路结构（由于异或门是由非门、与门和或门通过一定的方式连接实现，鉴于前面步骤已经画了与门、或门、非门电路结构并生成symbol，一下可直接调用symbol生成异或门）：异或门symbol：保存为librarychen下xor1.4、用以上器件构成半加器并仿真在ciw窗口再建一个画图窗口，于librarychen下cell名应不同，此处设为hadd1！画图。选中元器件，按q可对参数进行设置。Chec

5、kandsave。点击tools→analogenvironmeng设库路径，mnt/hgfs/d/lib/csmc/csmcof/models/```````scs(此为最后一项后缀名)；设置电路参数；anaiyses→choose选择tran，stoptime设置500n选moderate，ok；output→选择须测试的位置；这里是外加激励，于是仿真电路图加了两个vpulse，上升沿为5v、下降沿0v；电压vcc为5v。一切设置好后开始仿真，如图：仿真输入输出电压波形四、试验中遇到的问题试验总体进行的还算不错，没有导致滞

6、留很久的难题。最主要的问题是仿真时遇到了输出信号衰减太大和逻辑延迟明显。五、试验总结这个试验做得挺快的，得益于前几次的试验遇到的很多问题都通过请教老师同学得以解决。这次这个实验的电路比较多，为了画图简洁以及电路勘正、电路连接的的方便，于是采用了逐个生成symbol并调用。最后仿真的时候由于电路比较冗长，产生了比较明显的时序延迟。于是在analogenvironment窗口analyses中choose窗口把stoptime改成500n以适应将激励周期变大来使延迟相对逻辑电路正常功能时间变小，使仿真图形清晰、简洁。