《的总线与时序》ppt课件

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1、第4章8086/8088的总线与时序1主要内容8086微处理器的组成、引脚功能；8086的CPU系统；8086的时序。2§4.18086微处理器主要内容：指令流水线8086外部引线及功能；8086的工作时序。38086的硬件特性（补充）16位微处理器，CMOS型，40引脚DIP封装16位数据总线，20位地址总线功耗：＋5V，360mA（低功耗型80C86仅需10mA）输入特性：输入电流≤0.01mA逻辑0：≤0.8V逻辑1：≥2.0V输出特性：逻辑0：≤0.45V，最大2.0mA逻辑1：≥2.4V，最大-0.4mA输出引脚负载能力：74

2、HC、74ALS、74AS、74F负载≤10个74LS负载≤5个74、74S负载≤1个4一、指令流水线取指令指令译码取操作数执行指令存放结果CPU执行一条指令的过程类似于工厂生产流水线，被分解为多个小的步骤，称为指令流水线。原料调度分配生产线成品仓库出厂数据和程序指令控制器的调度分配ALU等功能部件处理后的数据存储器输出5指令流水线指令流水线有两种运作方式：串行方式：取指令和执行指令在不同的时刻按顺序执行。并行方式：取指令和执行指令可同时执行，需要有能并行工作的硬件的支持。6串行工作方式8086以前的CPU采用串行工作方式取指令1执行1取

3、指令2执行2CPUBUS忙碌忙碌取指令3执行3忙碌空闲空闲空闲t1t0t2t3t4t56个周期执行了3条指令7并行工作方式8086CPU采用并行工作方式取指令1取指令2取指令3取指令4执行1执行2执行3BUS忙碌执行4CPUt1t0t2t3t4t5取指令5执行5忙碌忙碌忙碌忙碌忙碌6个周期执行了5条指令8并行操作的前提取指令部件和指令执行部件要能够并行工作；各部件执行时间基本相同，否则需再细分；取指令部件取出的指令要能暂存在CPU内部某个地方；指令执行部件在需要时总能立即获得暂存的指令；需要解决转移指令问题。9*超级流水线和超标量结构超级

4、流水线指令的执行步骤分得更细，流水线长度更长例如，PIII为14个阶段，P4为20个阶段有利于提高主频转移分支时的效率？解决：分支预测、推测执行超标量结构对流水线中的关键“岗位”设置多个相同的执行单元——多个工人完成一道工序P4：倍频ALU×2，FPU×2（其中一个为并行FPU）AthlonXP：ALU×6，并行FPU×3组108086CPU的特点采用并行流水线工作方式：通过设置指令预取队列（IPQ）实现对内存空间实行分段管理：将内存分段并设置地址段寄存器，以实现对1MB空间的寻址。支持多处理器系统：8087FPU执行部件取指部件1180

5、86CPU的两种工作模式8086可工作于两种模式下，即：最小模式和最大模式。最小模式不支持8087。存储器和I/O控制信号全部由CPU产生。最大模式支持8087。CPU的部分信号线被用作8087的控制，因此需要由8288总线控制器来产生这些控制信号。注：80286以后的CPU不再区分这两种工作模式。12最小模式下的连接示意图8086CPU••控制总线数据总线地址总线地址锁存器数据总线缓冲器ALE时钟发生器8284A地址/数据8286（或74LS245）8282（或74LS373）三片VccMN/MXDENDT/R13最大模式下的连接示意图

6、8088CPU数据总线地址总线地址锁存器数据总线缓冲器时钟发生器总线控制器控制总线8284A8288ALECLKMN/MX82828286GND148288总线控制器最大模式下，8288总线控制器产生某些CPU不再提供的控制信号。8288产生的信号包括：独立的I/O控制命令：IORC、IOWC独立的存储器控制命令：MRDC、MWTC中断响应信号和总线控制信号以上三组信号取代了最小模式的：ALE、WR、IO/M、DT/R、DEN、INTA158288总线控制器逻辑框图控制逻辑命令信号产生器控制信号产生器状态译码器S0S1S2CLKAENCE

7、NIOBDT/RDENMCE/PDENALEMCE/PDEN:PIC主控级连/IO设备数据输出控制信号IOB=0时，PIC主控级连；否则，用于允许I/O总线收发器MRDC（MEMR）MWTC（MEMW）AMWCIORC（IOR）IOWC（IOW）AIOWCINTA（INTA）16二、8086CPU的引线及功能1718二、8086CPU的引线及功能引脚定义的方法可大致分为：每个引脚只传送一种信息（如RD）电平的高低代表不同的含义（如M/IO）在不同模式下有不同的名称和定义（如WR/LOCK）分时复用引脚（如AD15～AD0）引脚的输入、输出

8、分别传送不同的信息（如RQ/GT0）19最小模式下的主要引线MN/MX工作模式控制=0（接地）：工作于最大模式；=1（接Vcc）：工作于最小模式。20最小模式下的主要引线地址总线、数据总线：A