基于半加器的全加器描述及仿真.doc

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1、基于半加器的全加器描述及仿真全加器描述码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEWORK.half_adder;ENTITYfull_adderISPORT(a,b,cin:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDfull_adder;ARCHITECTUREfull1OFfull_adderISCOMPONENThalf_adderPORT(a,b:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALu0_cO,u0_s,u

2、1_cO:STD_LOGIC;BEGINu0:half_adderPORTMAP(a,b,u0_s,u0_co);u1:half_adderPORTMAP(u0_s,cin,s,u1_co);co<=u0_coORu1_co;ENDfull1;半加器描述码：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYhalf_adderISPORT(a,b:INSTD_LOGIC;s,co:OUTSTD_LOGIC);ENDhalf_adder;ARCHITECTUREhalf1OFhalf_adderISSIGNA

3、Lc,d:STD_LOGIC;BEGINc<=aORb;d<=aNANDb;co<=NOTd;s<=cANDd;ENDhalf1;全加器采用基于构造体描述的框架，调用已编译好的半加器。因苦于交流不方便，在做作业过程中遇到众多问题。幸亏郭老师在平常讲的颇为清晰，问题也都顺利解决，但也耗了不少时间，像怎样调用半加器，使用USEWORK.half_adder;这句代码，几乎花了一个晚上才找到，最后编译成功。通过《VHDL》课程学习，对该语言有了一个全面的了解，对MAX-PLUS的文件组织，编译及仿真过程都有了一个清晰的认识，像文件名设置及组织方式，WO

4、RK库文件的设置及调用，仿真信号文件的编制，编译过程都给我留下了深刻的印象，这对以后关于该方面的学习或工作都打下了良好的基础。以下是编译过程中采集的一些图片以下是仿真的结果