《eda技术复习》word版

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1、考试题型：1选择题10分2填空题15分3程序阅读25分（程序改错、分析波形、程序填空各一题）4编写程序50分（四道大题）（组合逻辑电路、时序电路、状态机、结构化设计）语法知识---选择、填空、程序改错、程序填空—40%VHDL语言程序的基本结构、命名规则及数据对象、基本数据类型、VHDL的运算操作符并发描述语句、顺序描述语句一、填空：2-1、VHDL语言的客体有信号、变量、常量。2-3、常用的端口定义模式有IN、OUT、BUFFER、INOUT四种。2-4、VHDL设计的最基本模块是：设计实体。2-1、VHDL的数据对象包括：信号，变量，常量，文件四

2、类。2-9、用VHDL设计某系统时，用到一种可枚举类型的数据，它的可能取值为：red，yellow，blue，orange，green。用color来表示这种数据类型，试写出这种数据类型的定义：Typecoloris(red,yellow,blue,orange,green);2-10EDA--电子设计自动化（ElectronicDesignAutomation）2-11CPLD--复杂可编程逻辑器件（ComplexProgammableLogicDevice）2-12FPGA---现场可编程门阵列(FieldProgrammableGataArra

3、y)3-1、完整VHDL语言程序包含实体、构造体、配置、包集合、库五部分。3-2、VHDL语言设计的基本单元是设计实体；其由实体说明和构造体说明两部分组成。3-5、VHDL语言构造体的子结构描述有block语句结构、process语句结构、子程序结构三种。3-8、VHDL允许用三种描述方式来设计，即行为描述、结构描述和数据流描述，或者是这些方式的任意组合。其中，肯定能够综合的是结构描述和数据流描述，可能能够综合的是行为描述。3-27、一个完整的VHDL语言程序通常包含实体、构造体、配置、包集合和库5个部分。它们的作用分别为：实体用于描述所设计的系统的

4、外部接口信号；构造体用于描述系统内部的结构和行为功能；包集合存放格设计模块都能共享的数据类型，常数和子程序等；配置用于从库中选取所需要单元来组成系统设计的不同版本；库存放已经编译的实体，构造体，包集合和配置；3-12、在用VHDL语言进行设计时，一个基本设计单元，不管是简单的数字电路还是复杂的数字电路，其基本构成是一致的。它们都是由实体说明和构造体两部分构成。3-7、在用VHDL语言进行设计时，共有五种库，即：ieee库和std库、面向ASIC库、work库、用户自定义库。其中，std库中standard包是总可见的，用户编译好的文件是放在work库

5、中。4-1、PROCESS语句有三个敏感信号，他们顺序改变一次，则PROCESS语句执行3次。4-1、时钟上升沿的描述方式有clk'eventandclk=’1’、clk'eventandlast_value=’0’andclk=’1’。4-2、VHDL描述语句按执行顺序可分为顺序描述语句、并发描述语句；他们的关系是顺序描述语句只能包含于并发描述语句中，反之不能。4-3、在LOOP语句有两种形式，它们是for----loop和while----loop。4-5、变量可以在进程、过程和函数中定义。4-7、循环控制语句有NEXT和EXIT两条语句；在LO

6、OP语句中若想跳出本次循环应使用NEXT语句；若想结束整个循环体应使用EXIT语句。一、判断题：1、判断对错，在正确的描述前画勾，错误的画叉2-(1)一个八位总线可以用标准类型byte表示。(×)2-(2)连接系统与外界的信号叫做端口。（√）2-(3)总线定义中位的顺序明确的指定了总线宽度。（√）2-(5)在一个矢量中，位的顺序是不重要的。(×)2-(6)内部信号的定义包括信号名、模式和类型。(×)2-(7)信号可被定义为信息的载体。（√）2-(9)总线和矢量是同一概念的不同名称。（√）2-(10)矢量中左边的位的序号一定比右边的小。(×)2-(11

7、)每个端口都必须指定其模式。（√）2-(12)元件例化语句中的端口映射方式必须按照端口定义顺序。(×)2-(25)“＋”“－”运算符只能用于整型数的运算。(×)2-(66)、判断下面的说法是否正确：（a）VHDL语言中字母在任何情况下都不区分大小写。(×)（b）信号具有延迟、事件等特性，而变量没有。(√)（c）信号在进程中作为局部数据存储单元。(×)2-(65)信号代入语句只能用于PROCESS语句。(×)2-(33)变量、信号、常量称之为VHDL语言的三个客体（对象）。（√）2-(34)信号和常数只能在构造体的定义语句区定义。(×)2-(40)端口

8、说明中的端口方向OUT、BUFFER和INOUT都可以被写。（×）2-(42)数据类型BIT、BIT_VEC