EDA技术复习1

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1、EDA技术与VHDL第1、2讲（第1、2章）复习HQUEDA中心1从芯片行为、电路结构和版图设计三个方面看数字系统数字系统的层次2常用EDA工具EDA工具大致可以分为如下5个模块：设计输入编辑器仿真器HDL综合器适配器(或布局布线器)下载器3VLSI设计流程4设计输入器图形输入原理图输入状态图输入波形图输入语言输入VHDLVerilog-HDLSystemCAHDL、ABLE5综合器逻辑综合器结构综合器（适配器）网表文件6综合器7仿真器按处理的硬件描述语言类型分，HDL仿真器可分为：(1)VHDL仿真器。(2)Verilog仿真器

2、。(3)MixedHDL仿真器(混合HDL仿真器，同时处理Verilog与VHDL)。(4)其他HDL仿真器(针对其他HDL语言的仿真)。按仿真的电路描述级别的不同，HDL仿真器可以单独或综合完成以下各仿真步骤：(1)系统级仿真。(2)行为级仿真。(3)RTL级仿真。(4)门级时序仿真。8仿真器时序仿真功能仿真就是接近真实器件运行特性的仿真，仿真文件中己包含了器件硬件特性参数，因而，仿真精度高。是直接对VHDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求的过程，仿真过程不涉及任何具体器件的

3、硬件特性。9FPGA／CPLD设计流程原理图/VHDL文本编辑综合FPGA/CPLD适配FPGA/CPLD编程下载FPGA/CPLD器件和电路系统时序与功能门级仿真1、功能仿真2、时序仿真逻辑综合器结构综合器功能仿真10基本PLD器件的原理结构图11PAL、GAL、CPLD乘积项逻辑12CPLD结构与工作原理MAX7128S的结构逻辑阵列块(LAB)宏单元可编程连线阵列(PIA)I/O控制块13FPGA结构与工作原理查找表14FPGA结构与工作原理FLEX10K内部结构...IOCIOCIOCIOC......IOCIOC...IO

4、CIOC...IOCIOC...IOCIOC逻辑单元...IOCIOC...IOCIOCIOCIOC...快速通道互连IOCIOC...逻辑阵列块(LAB)153.2简单时序电路的VHDL描述16硬件测试技术JTAG边界扫描测试17边界扫描IO引脚功能引脚描述功能TDI测试数据输入(TestDataInput)测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。TDO测试数据输出(TestDataOutput)测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。TMS测试模式选

5、择(TestModeSelect)控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。TCK测试时钟输入(TestClockInput)时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入(TestResetInput)低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。18