vlsi测试方法学和可测性设计

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1、《VLSI测试方法学和可测性设计》第0章概述0.1研究意义0.2章节安排0.3常用术语第1章电路分析基础1.1验证、模拟和测试1.1.1验证1.1.2产品测试1.2故障及故障检测1.2.1故障检测的基本原理1.2.2测试图形生成1.3缺陷、失效和故障1.3.1物理缺陷1.3.2失效方式1.3.3故障1.3.4故障、失效和缺陷的关系1.4故障模型1.4.1SSA故障1.4.2MSA故障1.4.3桥接故障1.4.4短路与开路故障1.4.5延迟故障1.4.6暂时失效1.5故障的等效、支配和故障冗余1.5.1故障

2、表1.5.2故障等效1.5.3故障支配1.5.4故障表化简1.5.5故障冗余1.6可控性、可观性及可测性1.6.1CAMELOT可测性值计算方法1.6.2基于概率法的可测性值计算1.7数字电路的各种模型和描述方法1.7.2逻辑函数的异或表达1.7.3图1.7.4BDD图第2章模拟2.1大规模设计模拟2.1.1Testbench2.1.2基于设计阶段的模拟2.2逻辑模拟2.2.1编译模拟2.2.2事件驱动模拟2.2.3延迟模型2.3故障模拟2.3.1并行故障模拟2.3.2演绎故障模拟2.3.3并发性故障模拟

3、2.3.4故障模型结果分析第3章组合电路的测试3.1简介3.2异或法3.2.1异或法3.2.2不可检测故障3.2.3多输出电路3.3布尔差分3.3.1对原始输入节点的布尔差分3.3.2布尔差分的性质3.3.3对电路内部节点的布尔差分3.4路径敏化法3.4.1确定性算法的基本过程3.4.2无扇出分支的路径敏化法3.4.3有扇出分支的路径敏化法3.5D算法3.5.1D算法关键术语3.5.2D算法的基本步骤3.5.3D算法举例3.6PODEM算法3.6.1PODEM算法思路3.6.2PODEM算法流程3.6.3

4、PODEM算法举例3.7其他测试生成算法3.7.1FAN算法3.7.2其他算法第4章时序电路的测试4.1时序电路测试的概念4.2时序电路的功能测试4.2.1时序电路的检查序列4.2.2时序电路功能测试4.3时序电路的确定性测试生成4.3.1时序电路的模型4.3.2时序电路的测试生成模型4.3.3扩展的向后驱赶算法4.3.4扩展的向后驱赶算法举例4.4时序电路的其他测试生成方法4.4.1FASTEST算法4.4.2CONTEST算法第5章专用可测性设计5.1概述5.2可测性分析5.2.1可控性值的估计5.2

5、.2可观性值5.2.3SCOAP算法描述5.2.4可测性度量的应用5.3可测性的改善方法5.3.1插入测试点5.3.2电路分块5.4容易测试的电路5.4.1C可测性5.4.2变长测试5.5组合电路的可测性设计5.5.1用Reed-Muller模式设计组合电路5.5.2异或门插入法5.5.3组合电路的其他可测性设计方法5.6时序电路可测性设计中的问题5.6.1时序电路的初始化设计问题5.6.2时间延迟效应的最小化5.6.3逻辑冗余问题5.6.4避免设计中非法状态5.6.5增加逻辑以控制振荡第6章扫描路径法6

6、.1简介6.2扫描路径设计6.2.1基本的扫描路径设计6.2.2部分扫描设计6.2.3隔离的串行扫描设计6.2.4非串行的扫描设计6.3扫描路径的测试方法6.3.1组合电路部分的测试生成6.3.2测试施加6.3.3扫描路径测试举例6.4扫描路径设计及测试举例6.5扫描路径的结构6.5.1双口触发器和电平敏化锁存器6.5.2电平敏化扫描设计6.5.3随机编址的存储单元第7章边界扫描法7.1边界扫描法的基本结构7.2测试存取通道及控制7.2.1测试存取通道的信号7.2.2TAP控制器7.2.3TAP控制器的操

7、作7.3寄存器及指令7.3.1指令寄存器7.3.2测试数据寄存器7.3.3指令7.4操作方式7.4.1正常操作7.4.2测试方式操作7.4.3测试边界扫描寄存器7.5边界扫描描述语言7.5.1主体7.5.2BSDL描述器件举例第8章随机测试和伪随机测试8.1随机测试8.1.1随机测试的概念8.1.2故障检测率的估算8.1.3测试图形长度的计算8.1.4输入变量的优化8.2伪随机序列8.2.1同余伪随机序列8.2.2反馈移位寄存器和异或门构成的伪随机序列生成电路8.3LFSR的数学基础8.3.1根据本原多项

8、式优化伪随机序列发生电路8.3.2LFSR的运算8.3.3M序列的特性8.4伪随机测试序列生成电路8.4.1外接型PRSG8.4.2内接型PRSG8.4.3混合连接型PRSG8.5与M序列相关的序列的生成方法8.5.1Ford序列8.5.2DeBruijn序列8.6低功耗测试序列8.6.1RSIC序列生成原理8.6.2RSIC序列的数学表达8.6.3RSIC序列的特性第9章内建自测试9.1内建自测试的概念9.1.1内建自测试简