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时间:2018-10-20
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1、第二章VHDL语言程序的基本结构1本章内容:VHDL语言设计的基本单元及其构成VHDL语言构造体的子结构描述块语句进程语句子程序语句包集合、库及配置2完整VHDL语言程序结构1.库(Library)2.包(Package)3.实体(Entity)4.构造体(Architecture)5.配置(Configuration)存放已经编译的包集合、实体、构造体和配置。声明在实体中将用到的常数定义、数据类型、函数定义和过程定义等。定义所设计电路系统的外部接口。描述电路内部的功能。一个实体可以对应很多个构造体,但在同一时间,只有一个构造体被使用。决定哪一个构造体被使用。32
2、.1VHDL语言设计的基本单元及其构成VHDL语言程序是用于描述硬件连接的结构性程序,采用文本文件编写。硬件电路模块具有外部接口和内部结构。VHDL用程序模块表达硬件模块:设定外部端口、设计内部结构。4outputninput1inputnoutput1EntitySymbolCLRNENADQclkclrmux_outadsel2bcArchitectureSchematicVHDL语言程序设计的基本单元由实体说明(EntityDeclaration)和构造体定义(ArchitectureDefinition)两部分构成。实体说明部分:规定设计单元的输入输出接口
3、信号或引脚;它对应于电路外观图。构造体定义部分:定义设计单元的具体构造和操作(行为);它对应于电路原理图。5VHDL语言程序设计的基本单元VHDL语言程序设计的基本单元由实体说明(EntityDeclaration)和构造体定义(ArchitectureDefinition)两部分构成。实体说明部分:规定设计单元的输入输出接口信号或引脚。构造体定义部分:定义设计单元的具体构造和操作(行为)。6architectureconnectofmuxissignaltmp:bit;begincale:process(d0,d1,sel)isvariabletmp1,tmp2
4、,tmp3:bit;begintmp1:=d0andsel;tmp2:=d1and(notsel);tmp3:=tmp1ortmp2;tmp<=tmp3;q<=tmpafterm;endprocess;endarchitectureconnect;二选一电路的VHDL语言描述entitymuxisgeneric(m:time:=1ns);port(d0,d1,sel:inbit;q:outbit);endentitymux;实体说明构造体定义71.实体说明entity实体名is[类属参数说明];--确定局部常量或实体时限[端口说明];--确定输入/输出端口数量及类
5、型endentity实体名;entitymuxisgeneric(m:time:=1ns);port(d0,d1,sel:inbit;q:outbit);endentitymux;1)实体说明的基本格式:8VHDL语言不区分大小写;除了第一行entity…is以外,每一句以分号“;”结束;编写程序时,一行可以含若干句(以分号间隔),一句也可以写若干行;在一句结束后,可以在“--”符号后接说明文字,有助于理解程序,不会对编译产生影响;单词之间必须使用空格;并列信号间使用逗号;根据不同的层次关系最好设定不同的缩进。9generic([类属常量名:类型[:=静态表达式]
6、;……[类属常量名:类型[:=静态表达式]);要点:(1)类属说明必须在端口说明之前,为设计实体和外部环境提供静态数据传输通道;(2)generic为关键字,静态表达式为可选项;(3)示例:generic(m:time:=1ns);q<=tmpafterm;2)类属参数说明格式:103)端口说明格式:port(端口名[,端口名]:方向数据类型名;……端口名[,端口名]:方向数据类型名);端口说明是对基本设计实体(单元)与外部接口的描述,也可以说是对外部引脚信号的名称,数据类型和输入、输出方向的描述。注:port为关键字11端口说明语法要点(1)端口名是赋予每个外部
7、引脚的名称;命名规则:英文字母和数字构成,字母开头;可在名称中使用单个下划线符号_;字母不分大小写;名称应具有意义,方便记忆;名称不能重复使用;VHDL中的关键字保留字不能用做名称。注:该命名规则适用于实体、端口、信号、变量、文件的命名12(2)端口方向:定义外部引脚的信号方向是输入还是输出。端口方向含义示意图输入端口(in)仅允许信号从端口输入到构造体输出端口(out)仅允许信号从构造体内经端口输出缓冲端口(buffer)用于输出及构造体内部反馈双向端口(inout)可作为inoutbuffer使用1314(3)端口数据类型所有端口都必须规定其数据类型,VH
8、DL语言中
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