VHDL程序基本结构

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1、第3章VHDL的语法结构及编程3.1概述3.2VHDL程序基本结构3.3VHDL语言要素3.4VHDL顺序语句3.5VHDL并行语句3.6子程序(SUBPROGRAM)3.7VHDL描述风格VHDL:VHSICHardwareDescriptionLanguage.HDL----HardwareDescriptionLanguage一种用于描述数字电路的功能或行为的语言。目的是提为电路设计效率，缩短设计周期，减小设计成本，可在芯片制造前进行有效的仿真和错误检测。优点：HDL设计的电路能获得非常抽象级的描

2、述。如基于RTL(RegisterTransferLevel)描述的IC，可用于不同的工艺。HDL设计的电路，在设计的前期，就可以完成电路的功能级的验证。HDL设计的电路类似于计算机编程。常用的HDL语言：VHDL、VerilogHDL3.1概述3.1.1常用硬件描述语言简介常用硬件描述语言有VHDL、Verilog和ABEL语言。下面从使用方面将三者进行对比。(1)逻辑描述层次其层次由高到低依次可分为行为级、RTL级和门电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电

3、路的行为；Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。(2)设计要求：VHDL进行电子系统设计时可以不了解电路的结构细节；后两者需要设计者了解电路的结构细节(3)综合过程：任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受。VHDL语言源程序的综合通常要经过行为级→RTL级→门电路级的转化。而Verilog语言和ABEL语言源程序的综合过程要经过RTL级→门电路级的转化。(4)支持的EDA工具：支持VHDL和Verilog

4、的EDA工具很多，但支持ABEL的综合器仅仅Dataio一家。(5)国际化程度：VHDL和Verilog已成为IEEE标准，而ABEL正朝国际化标准努力。3.1.2VHDL的优点VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，诞生于1982年。1987年底，VHDL被IEEE(TheInstituteofElectricalandElectronicsEngineers)和美国国防部确认为标准硬件描述语言。199

5、3年，IEEE对VHDL进行了修订，公布了新版本的VHDL，即IEEE标准的1076-1993版本。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，将承担起几乎全部的数字系统设计任务。(1)与其他的硬件描述语言相比，VHDL具有更强的行为描述能力(2)VHDL具有丰富的仿真语句和库函数，能查验设计系统的功能可行性，随时可对系统进行仿真模拟，并做出判断。应用VHDL进行工程设计的优点是多方面的，具体如下：(3)用VHDL完成一个确定的设计，可以利用EDA工具把VHDL描述设计转变成门级网

6、表。降低了开发成本。(4)VHDL对设计的描述具有相对独立性。(5)VHDL具有类属描述语句和子程序调用等功能，在不改变源程序的条件下，只需改变类属参量或函数，就能轻易地改变设计的规模和结构。3.1.3VHDL程序设计约定(1)语句结构描述中方括号“[]”内的内容为可选内容。(2)对于VHDL的编译器和综合器来说，程序文字的大小写是不加区分的。本书一般使用大写。(3)程序中的注释使用双横线“--”。在VHDL程序的任何一行中，双横线“--”后的文字都不参加编译和综合。(4)为了便于程序的阅读与调试，书写

7、和输入程序时，使用层次缩进格式，同一层次的对齐，低层次的较高层次的缩进两个字符。(5)考虑到大多数开发工具要求源程序文件的名字与实体名必须一致，建议各个源程序文件的命名均与其实体名一致。使用VHDL语言设计一个硬件电路时，至少需要描述三个方面的信息：①设计是在什么规范范围内设计的，这就是库、程序包使用说明；②所设计的硬件电路与外界的接口信号，这就是设计实体的说明；③所设计的硬件电路其内部各组成部分的逻辑关系以及整个系统的逻辑功能，这就是该设计实体对应的结构体说明。3.2VHDL程序基本结构1．设计思路根

8、据数字电子技术的知识，我们知道，74LS00是一个四—2输入与非门，亦即该芯片由四个2输入与非门组成，因此我们设计时可先设计一个2输入与非门(如图3.1(a)所示)，再由四个2输入与非门构成一个整体——MY74LS00(如图3.1(b)所示)。例：简单VHDL语言的设计图3.1MY74LS00的设计过程示意图2．VHDL源程序1)2输入与非门NAND2的逻辑描述--IEEE库及其中程序包的使用说明LIBRARYIEEE；USEIEEE.ST