VHDL语言的基本结构

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1、第2章VHDL语言的基本结构VHDL语言程序的一般结构包括：y实体(ENTITY)可分别编译y构造体(ARCHITECTURE)y配置(CONFIGURATION)y包集合(PACKAGE)已编译提供共享y库(LIBRARY)1第2章VHDL语言的基本结构库、包集合(或程序包)实体（ENTITY）结构体1（ARCHITECTURE）进程设计实体或其它并行结构结构体n（ARCHITECTURE）进程或其它并行结构配置（CONFIGURATION）VHDL程序设计实体的一般结构2第2章VHDL语言的基本结构主要内

2、容2.1VHDL语言设计的基本单元及其构成2.2VHDL语言构造体的子结构描述2.3包集合、库及配置32.1VHDL语言设计的基本单元及其构成【实例2-0】：二选一数据选择器1。实体说明1）实体语句结构ENTITY实体名IS[GENERIC(类属表);][PORT(端口表);]ENDENTITY实体名2）类属参数说明GENERIC([常数名：数据类型[：设定值]{;常数名：数据类型[：设定值]}；42.1VHDL语言设计的基本单元及其构成3）端口说明PORT(端口名{,端口名}:方向数据类型；是对设计实体与外

3、部接口┇的描述，即对元件引脚、端口名{,端口名}:方向数据类型);数据类型和I/O方向的描述1端口名是为每一个外部引脚所取的名字IN——输入，只读模式OUT——输出，单向赋值模式2端口方向INOUT——双向，可读可写BUFFER——具有读出功能的输出模式,可读写,只能有一个驱动源INOUTBUFFERINOUT端口模式符号图52.1VHDL语言设计的基本单元及其构成端口描述中的数据类型：位(BIT)、位矢量(BIT_VECTOR)3数据类型或STD_LOGIC、STD_LOGIC_VECTOR(由包集合IEE

4、E.STD_LOGIC_1164.ALL定义)2。构造体构造体描述设计实体的内部结构和实体端口间的逻辑关系。它由两大部分组成：①对数据类型、常数、信号、子程序和元件等元素的定义部分②描述实体逻辑行为的，以各种不同描述风格表达的功能描述部分构造体的一般语言格式ARCHITECTURE构造体名OF实体名IS[定义语句]BEGIN[功能描述语句]ENDARCHITECTURE构造体名62.1VHDL语言设计的基本单元及其构成1）构造体名称的命名可自由命名，通常用behavioral表示行为描述构造体，用datafl

5、ow表示数据流描述构造体，用structural表示结构描述构造体。2）定义语句位于ARCHITECTURE和BEGIN之间，用于对构造体内部所使用的信号、常数、数据类型和函数进行定义。3）功能描述语句包含五种不同类型的以并行方式工作的语句结构：①块语句②进程语句③信号赋值语句④子程序调用语句⑤元件例化语句【例2-3】72.1VHDL语言设计的基本单元及其构成结构体构造图8第2章VHDL语言的基本结构主要内容：2.1VHDL语言设计的基本单元及其构成2.2VHDL语言构造体的子结构描述2.3包集合、库及配置9

6、2.2VHDL语言构造体的子结构描述子结构是模块化程序设计所要求的，VHDL语言提供多种方式的模块设计的方法，本节只介绍子结构的方法，VHDL语言有3种形式的子结构描述语句：yBLOCK语句结构yPROCESS语句结构ySUBPROGRAM语句结构1。BLOCK语句结构描述⑴BLOCK语句的结构块接口名：BLOCK[(块保护表达式)]BEGIN┇ENDBLOCK块接口名；【例2-4】P16102.2VHDL语言构造体的子结构描述⑵BLOCK块和子原理图的关系112.2VHDL语言构造体的子结构描述⑶BLOCK

7、的并发性BLOCK语句本身属并行语句，BLOCK语句中所包含的语句也是并行的，它可包含构造体中任何并行语句结构。⑷保护式BLOCK当某一条件得到满足时，BLOCK语句才可以被执行的BLOCK结构。【实例2-5】P18注意：①卫式BLOCK语句在VHDL综合器中不支持；②从综合的角度看，BLOCK语句的存在毫无意义，因为无论是否存在BLOCK，对于同一设计实体综合后的逻辑功能是完全一致的；③构造体中功能的划分最好使用元件例化方式来完成。2。进程（PROCESS）语句的结构描述yPROCESS结构是最具VHDL特

8、色的语句yPROCESS语句结构包含了一个代表着设计实体中部分逻辑行为的、独立的顺序语句描述的进程y一个构造体可以有多个并行运行的进程结构，而每个进程的内部却是由一些顺序语句构成的。y顺序执行过程只是相对于计算机中的软件行为仿真的模拟过程而言的，与硬件结构中实现的对应的逻辑行为是不同的。122.2VHDL语言构造体的子结构描述⑴PROCESS语句的结构[进程名]：PROCESS[(信号1，信号2，L