dc实验报告流程new

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1、实验一DC(designcompile)的基本使用流程DesignCompiler是Synopsys综合软件的核心产品。它提供约束驱动时序最优化，并支持众多的设计类型，把设计者的HDL描述综合成与工艺相关的门级设计；它能够从速度、面积和功耗等方面来优化组合电路和时序电路设计，并支持平直或层次化设计。DesignCompiler的功能利用DesignCompiler，设计者可以：l利用用户指定的门阵列、FPGA或标准单元库，生成高速、面积优化的ASIC；l能够在不同工艺技术之间转换设计；l探索设计的权衡，包括延时、面积和在不同负载、温度、电压情况的功耗

2、等设计约束条件；l优化有限状态机的综合，包括状态的自动分配和状态的优化；l当第三方环境仍支持延时信息和布局布线约束时，可将输入网表和输出网表或电路图整合在一起输入至第三方环境；自动生成和分割层次化电路图其完整的流程见图-1。l图11）建立设计环境1）在工作目录下创建db（存放DC综合生成的项目db文件）、lib_syn（存放库文件）、log（存放综合程序运行报告）、netlist（存放综合网表）、rpt（存放综合结果的数据报告）、script（存放脚本文件）文件夹，并将.synpsys_dc文件拷到工作目录下。2）DC启动时，会自动搜索工作目录下的.

3、synpsys_dc文件，根据文件中的内容来设定综合环境。因此，在启动DC前，可以先修改.synpsys_dc中库文件的路径（也可以在进入DC后设置）。setsearch_path"$search_path../ref/db./scripts"……指明库所在的路径settarget_library"sc_max.db"……目标库setlink_library"*sc_max.db"……链接库setsymbol_library"sc.sdb"……特征库在上述环境建立所需的各类库中，一般由生产商提供目标库，库中的各类cell用于逻辑映射，链接库则包括一些

4、已经做好的设计和子模块，还包括了当前设计的目标库，门级网表实例化元件和单元都来自于它。1）读入设计（以下命令都可在DC中的里执行）1）RTL代码的读入DesignCompiler使用HDLCompiler将RTL级设计和门级网表作为设计输入文件读入。通过analyze和elaborate命令读入RTL级设计，通过read_file或read命令读入门级网表。DesignCompiler支持所有主要的门级网表格式。如果你用read_file或read命令读入RTL设计，等于实现了组合3analyze和elaborate

5、命令的功能。2）指明设计顶层current_design命令利用这个命令可设置任何一个内存中的设计为当前设计：dc_shell>current_designANY_DESIGNCurrentdesignis’ANY_DESIGN’3）链接库文件要完成一个设计，它就必须与涉及到的库元件和设计链接。对于每一个子设计，必然有一个基准，将子设计或元件与链接库相连。这个过程称为设计链接或基准分解。DesignCompiler执行下列步骤来完成基准分解：（1）决定当前设计和它的层次引用哪些库元件和子设计；（2）搜索链接库，查找这些引用；（3）将设计与查找到的引用

6、链接。DesignCompiler首先搜索local_link_library参数定义的库和设计文件，然后再搜索link_library变量中定义的库和设计文件。在一个分层的设计中，DesignCompiler只考虑顶层设计的局部链接库，而忽略与子设计相关的局部链接库。DesignCompiler使用第一找到的基准。如果它查找到了具有相同名称的额外的基准，将会产生一个警告信息来识别这个忽视的、重复的基准。如果DesignCompiler没有找到基准，警告信息建议该基准不能被分解。图2.6显示了在链接库、单元和基准之间的链接过程，在这个例子里，Desi

7、gnCompiler在LIBRARY_2工艺库里找到了库元件NAND2；在设计文件里找到了子设计MULTIPLIER。图2.6分解基准你可以手动地或自动地进行设计的链接。（1）手动链接用link命令来手动地链接设计。在开始链接过程前，link命令移走现有的链接。（2）自动链接下列的dc_shell命令自动链接设计：•compile•create_schematic•group•check_design•report_timing,report_constraints,andotherreport_*commands•compare_design当执行

8、自动链接时，它并不移走现有的链接。自动链接过程只工作于未链接的元件（4）设计唯一实例化uniquify1）定