集成实验dc实验报告

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1、武汉大学电工电子实验教学示范中心集成电路设计实验实验报告电子信息学院电子信息工程专业2014年5月2日实验名称逻辑综合（DC工具）实验指导教师姓名江燕婷年级2011级学号2011301200025成绩一、预习部分1．实验目的（预期成果）2．实验基本原理（概要）3．主要仪器设备（实验条件，含必要的元器件、工具）一、实验目的1.掌握综合的基本流程和DesignCompile软件的使用2.对设计进行分块设计以获得更好的综合效果；3.对设计进行时间约束的综合。二、实验原理1.综合DC是把RTL级的代码转化为门级网表。综合包括翻译，优化，映

2、射三个步骤。优化是基于所施加的一定时序和面积的约束条件，综合器按照一定的算法对翻译结果做逻辑优化和重组。在映射过程中，根据所施加的一定的时序和面积的约束条件，综合器从目标工艺库总搜索符合条件的单元来构成实际电路。2.时序与面积约束通过描述其设计环境，目标任务和设计规则来系统的约束设计。约束主要包含时序和面积信息，它们通常是从规格说明中提取出来的。DC用这些约束去综合和优化设计以符合其目标任务。3.环境变量，设计规则和设计优化(1)设计环境条件约束的环境变量set_operating_conditions描述了设计的工艺、电压和温度

3、等条件；set_load定义了输出单元总的驱动能力；set_driving_cell模拟了驱动输入管脚的驱动单元的驱动电阻；set_drive指明了输入管脚的驱动强度，模拟了输入管脚的外部驱动电阻；set_wire_load用来提供估计的统计线载(wireload)信息，反过来也用线载信息模拟net延时。(2)设计规则set_max_transition，set_max_capacitance，set_max_fanout设计规则在技术库中设置，为工艺参数所决定。set_max_transition

4、st>set_max_capacitanceset_max_fanout三.实验设备与软件平台基于UNIX系统的服务器、PC机（windows）、DC综合软件7二、实验操作部分1．实验数据、表格及数据处理（综合结果概要、仿真波形图、时序分析结果、signalTAPII结果等）2．实验操作过程（可用图表示）3．结论四.实验内容1.对设计进行分块设计；2.会用DC_tcl完成设计命令；3.时间约束设计；4.环境属性设置和规则设计。五.实验步骤1．分块设计（1）

5、进入risc_design所在的目录，，Read和Link在mapped目录下的设计项目my_first_design.ddc，在DesignVision环境中，生成默认的“EndPointSlack”。命令timing/endpointSlack/ok，记录下最大的违反约束的数值，记录最大的单元面积。得到最大违反约束数值为0.13，最大面积2895.35。图1（2）观察PRGM_CNT_TOP的SchematicView，选择View>Highlight>CriticalPath，在图上会显示出临界值的路径。点击子模块查看临界的

6、路径。并记录画出临界路径。（3）清除内存中的设计项目：File/RemoveAllDesign。重新读入和链接新的项目，Read和Link项目unmapped/PRGRM_CNT_TOP.ddc。在“LogicalHierarchy”重新分块，两个子模块都选择，I_RPGRM_DECODE和I_PRGRM_CNT（可使用CTRL+鼠标左键单击选择）。然后运行命令：design_vision-xg-t>group–designNEW_PC-cellI_NEW_PC[get_selection]（4）design_vision-xg

7、-t>report_hierarchy–noleaf，记录相关信息。再运行命令design_vision-xg-t>ungroup–start_level2I_NEW_PC。转到“Symbol”或者“Schematic”视图，执行命令：sourceScripts/example.tcl。执行默认的编译compile。再次生成报告文件report_constraint7-all_violators，并且把相关的信息记录在表上，与上一次的记录相比较。2.Tcl文件的编辑与使用（1）进入unmapped所在的目录，并选择unmapped

8、/PRFRM_CNT_TOP.ddc文件。设置当前的工作项目为PRFRM_CNT_TOP。运行link连接；指向该项目的约束条件由./scripts/example.Tcl文件决定。执行默认的compile编译。产生和保存结果到reports/PR