集成实验vcs实验报告

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1、武汉大学电工电子实验教学示范中心集成电路设计实验实验报告电子信息学院电子信息工程专业2014年5月22日实验名称8位累加器VCSCLI仿真验证(实验三)指导教师孙涛姓名江燕婷年级2011级学号2011301200025成绩一、预习部分1．实验目的（预期成果）2．实验基本原理（概要）3．主要仪器设备（实验条件，含必要的元器件、工具）一、实验目的掌握集成电路计算机设计工具验证仿真工具VCS(VerilogCompiledSimulator)的基本操作命令行命令，从集成电路Verilog设计到VCS验证的基本流程；掌握利用命令行来实现对Verilog设计的调试与分析。二、

2、实验基本原理1.VCS是编译型Verilog模拟器，它完全支持OVI标准的cVerilogHDL语言、PLI和SDF。VCS首先会读入Verilg的源文件，检查语法及语言结构错误，即Compiler；然后结合测试模块，进行时序的仿真，即Simulator；最后根据时序图进行调试，修改源程序，即Debugger。2.本次实验中需要用到的一些基本命令有：>ls-显示文件名>cd-转换目录>cd/../../-退出两层>more-以分页方式查看文件内容>pwd-显示当前路径>vcssource_file[complie_time_options]编译verilog文件成为

3、一个可执行的二进制文件，source_file指所有用Verilog编写的待测文件。>simv[run_time_options]运行可执行文件>vcssource_files–R单命令行方式，-R表示编译后立即执行。3.VCS调试的基本方式a.VerilogSystemTaskcalls主要是将一些函数加到测试模块中，从而实现相应的操作。b.CLI调试，实际上是用命令行的方式来进行调试。c.VirSim进行仿真、验证与调试。4.8位累加器逻辑框图8图15.实验设备与软件平台UNIX服务器，unix工作站及SynopsysVCS。二、实验操作部分1．实验数据、表格及

4、数据处理（综合结果概要、仿真波形图、时序分析结果、signalTAPII结果等）2．实验操作过程（可用图表示）3．结论三、实验操作过程1.VCS的编译此步骤实验内容参照实验讲义进行，略过。2.利用VerilogSystemTaskCalls进行调试。(1)在控制台下键入：cd../../lab2/parta进入lab2的parta部分,shell>vcs–fadder.f–R，进行8位的加法运算，但会出现如下的显示：图2这说明在源代码中存在错误，接下来要做的就是把错误找出来。(2)shell>viaddertb.v进入vi编辑器对addertb.v文件修改。首先对a

5、dd8的模块进行检测，如图所示在相应部分添加画圈部分代码。图3其中add8(u1)是指8位加法器的低四位相加模块。加入后保存文件，shell>vcs–fadder.f–R重新编译文件，会有如下的显示：图4(3)因此在add8(u1)中存在错误。为了进一步的检测，如图所示在相应部分继续添加画圈部分代码。8图5为了设置断点将$finish改为$stop，这样每当发现一个错误的时候，结果都会由$display函数显示出来，同时仿真过程会停在出错的地方。shell>vcs–fadder.f–R重新编译文件，VCS在遇到$stop后会停止仿真，同时进入CLI的调试阶段。图6(

6、4)可以看到在低位的相加上结果有误。为了确定最终的错误位置还要继续下一组数据的相加，在CL下多次输入”.”，最后可确定问题出在fa模块上。图7(5)Cl>quit，退出CLI模式。Shell>vifa.v进入vi编辑器对fa.v文件修改，问题出在数据相加时没有将cin位加上。图8(6)修改后重新编译，然后运行程序。shell>simv+monitoroff，此时可以看到无错误提示，即运算正确。图9(7)利用+monitoroff可以在运行程序时跳过所有的$monitor命令，从而加快运行速度。8图103.利用VCSCLI进行调试(1)>cd../partb进入lab

7、2的partb。再一次运行程序，看是否运行正确。shell>vcs–fadder.f–R，得到如下结果：图11为了可以解决出现的问题，这时需要在addertb.v中设置断点，把$finish改为$stop，如下:图12(2)接着编译并启动CLI界面。shell>vcs–fadder.f+cli+3–R–s–lsim.log，-s可以启动CLI并且将仿真时间停在0时刻，-l可以将所写过的命令记录下来。cli_0>?可以显示所在的位置，即位于模块的哪一层。cli_1>scope，cli_2>.程序开始运行，有如下的显示。cli_3>showvariables，会显示