数字电路实验3 计数器

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1、实验八计数器一、实验目的1．熟悉由集成触发器构成的计数器电路及其工作原理。2．熟悉掌握常用中规模集成电路计数器及其应用方法。二、实验原理和电路所谓计数，就是统计脉冲的个数，计数器就是实现“计数”操作的时序逻辑电路。计数器的应用十分广泛，不仅用来计数，也可用作分频、定时等。计数器种类繁多。根据计数体制的不同，计数器可分成二进制（即2”进制）计数器和非二进制计数器两大类。在非二进制计数器中，最常用的是十进制计数器，其它的一般称为任意进制计数器。根据计数器的增减趋势不同，计数器可分为加法计数器—随着计数脉冲的输入而递增计数的；减法计数器—随着计数脉冲的输入而递减的；可逆计数器—既可递增，也

2、可递减的。根据计数脉冲引入方式不同，计数器又可分为同步计数器—计数脉冲直接加到所有触发器的时钟脉冲（CP）输入端；异步计数器—计数脉冲不是直接加到所有触发器的时钟脉冲（CP）输入端。1.异步二进制加法计数器异步二进制加法计数器是比较简单的。图1.8.1(a)是由4个JK（选用双JK74LS112）触发器构成的4位二进制（十六进制）异步加法计数器，图1.8.1(b)和（c）分别为其状态图和波形图。对于所得状态图和波形图可以这样理解：触发器FFO（最低位）在每个计数沿（CP）的下降沿（1→0）翻转，触发器FF1的CP端接FF0的Q0端，因而当FFO（QO）由1→0时，FF1翻转。类似

3、地，当FF1（Q1）由1→0时，FF2翻转，FF2（Q2）由1→0时，FF3翻转。4位二进制异步加法计数器从起始态0000到1111共十六个状态，因此，它是十六进制加法计数器，也称模16加法计数器（模M=16）。从波形图可看到，Q0的周期是CP周期的二倍；Q1是Q0的二倍，CP的四倍；Q2是Q1的二倍，Q0的四倍，CP的八倍；Q3是Q2的二倍，Q1的四倍，Q0的八倍，CP的十六倍。所以Q0、Q1、Q2、Q3分别实现了二、四、八、十六分频，这就是计数器的分频作用。2.异步二进制减法计数器异步二进制减法计数器原理同加法计数器，只要在图1.8.1（a）所示加法计数器逻辑电路中

4、将低位触发器Q端接高位触发器CP端换成低位触发器Q端接高位触发器CP端即可。图1.8.2为异步二进制减法计数器。如果有D触发器，则可把D触发器光转换成T’触发器，然后根据74LS74D触发器是上升沿触发，画出逻辑电路图。用74LS74构成的4位二进制计数器逻辑电路如图1.8.3所示，3.其它进制计数器在很多实际应用中，往往需要不同的计数进制满足各种不同的要求。如电子钟里需要六十进制、二十四进制，日常生活中的十进制，等等。在图1.8.3中虚线所示，我们只要把Q3和Q1通过与非门接到FF0、FF1、FF2、FF3四个触发器的清零端，即可实现从十六进制转换为十进制计数器。如要实现十四进制计

5、数器，可以把Q3、Q2、Q1相“与非”后，接触发器FF3~FF0的清零端。同理可实现其它进制的异步计数器。“8421码”十进制计数器是常用的，图1.8.4为下降沿触发的JK触发器构成的异步十进制计数器（8421码）。要组成100进制（8421码）计数器可以把两个8421计数器级联起来即可实现。4.集成计数器在实际工程应用中，我们一般很少使用小规模的触发器去拼接而成各种计数器，而是直接选用集成计数器产品。例如74LS161是具有异步清零功能的可预置数4位二进制同步计数器。74LS193是具有带清除双时钟功能的可预置数4位二进制同步可逆计数器。图1.8.5为74LS161惯用逻辑符号和外

6、引脚排列图。表1.8.1为74LS161的功能表。由表1.8.1可知，74LS161具有下列功能：①=0，不管其它输入端为何状态，输出均为0。②=1，=0，在CP上升沿时，将d0~d3置入Q0~Q3中。③==1，若CTT=CTP=1，对CP脉冲实现同步计数。④==1，若CTP.=0,计数器保持。进位CO在平时状态为0，仅当CTT=1且Q0~Q3全为1时，才输出1（CO=CTT.Q3.Q2.Q1.Q0）。体现74LS193功能的波形图如图1.8.6所示，其主要功能如下：①CR=1为清零，不管其它输入如何，输出均为0。②CR=0,=0,置数，将D、C、B、A置入QD、QC、QB、QA

7、中。③CR=0，=1，在CPD=1，CPU有上升沿脉冲输入时,实现同步二进制加法计数。在CPU=1，CPD有上升沿脉冲输入时，实现同步二进制减法计数。④在计数状态下（CR=0，=1时，CPD=1时）CPU输入脉冲，进行加法计数，仅当计数到QD~QA全1时，且CPU为低电平时，进位输出为低电平；减法计数时（CPU=1，CPD为脉冲输入，CR=0，=1），仅当QD~QA全0时，且CPD为低电平时，借位输出为低电平。三、实验内容及步骤1．异步二进