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时间:2020-10-08
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1、数字电路与逻辑设计实验报告实验七计数器的设计:黄文轩学号:17310031班级:光电一班一、实验目的熟悉J-K触发器的逻辑功能,掌握J-K触发器构成异步计数器和同步计数器。一、实验器件1.数字电路实验箱、数字万用表、示波器。2.虚拟器件:74LS73,74LS00,74LS08,74LS20二、实验预习1.复习时序逻辑电路设计方法①根据设计要求获得真值表②画出卡诺图或使用其他方式确定状态转换的规律③求出各触发器的驱动方程④根据已有方程画出电路图。2.按实验容设计逻辑电路画出逻辑图Ⅰ、16进制异步计数器的设计异步
2、计数器的设计思路是将上一级触发器的Q输出作为下一级触发器的时钟信号,置所有触发器的J-K为1,这样每次到达时钟下降沿都发生一次计数,每次前一级触发器从1变化到0都使得后一级触发器反转,即引发进位操作。画出由J-K触发器组成的异步计数器电路如下图所示:使用Multisim仿真验证电路正确性,仿真图中波形从上到下依次是从低位到高位触发器的输出,以及时钟信号。:可以看出电路正常执行16进制计数器的功能。Ⅱ、16进制同步计数器的设计较异步计数器而言,同步计数器要求电路的每一位信号的变化都发生在相同的时间点。因此同步计数
3、器各触发器的时钟脉冲必须是同一个时钟信号,这样进位信息就要放置在J-K输入端,我们可以把J-K端口接在一起,当时钟下降沿到来时,如果满足进位条件(前几位触发器输出都为1)则使JK为1,发生反转实现进位。画出由J-K触发器和门电路组成的同步计数器电路如下图所示使用Multisim仿真验证电路正确性,仿真图中波形从上到下依次是从低位到高位触发器的输出,计数器进位输出,以及时钟信号。:可以看出电路正常执行16进制计数器的功能,且每到15就输出进位信号,我们可以判断电路正确。Ⅲ、使用JK触发器模仿74LS194功能,实
4、现可以左移和右移的寄存器。使用触发器和门电路实现74LS194的功能,可以由以下电路图得到:(图中JK触发器与反相器共同构建D触发器)由于实验箱器件数目的限制,我们只能实现有左移和右移功能的寄存器。考虑移位时,每到时钟脉冲边沿,每个D触发器可以送出自己现有的存储信息,并接受一个来自J输入端的信号。我们只需把一定逻辑运算后的信号按需求接至每个D触发器的输入端,比如对于双向移位寄存器,我们有:D0=S*DIR+*Q1;D1=S*Q0+*Q2;D2=S*Q1+*Q3;D3=S*Q2+*DIL;画出电路图如下图所示使用
5、S=1的右移功能,DIR为1KHZ时钟脉冲时,仿真波形如下图所示:左移时,波形如下图所示:可以看出电路实现了双向移位寄存器的功能,可以判断电路设计正确。Ⅳ设计计数围为01~12的特殊计数器,使用JK触发器和门电路实现对该电路我有两种设计方案使用JK触发器的CLR清零端,在从12(1100)跃变到01(0001)的过程中,我们只需要读取一个达成跃变的条件信号,并以此为标准置零JK3、JK2、JK1三个触发器,就能让输出信号在0001和1100间循环。容易看出这个条件信号为1101,我们使用一个与非门把Q3、Q2、
6、Q0做与非运算,并将其接在前三个触发器的清零端即可。画出电路图如下图所示使用Multisim仿真验证电路正确性,图中从上到下依次是Q0、Q1、Q2、Q3和时钟信号。按照标准的时序逻辑电路设计过程,得到各触发器的驱动方程并以此设计电路。对本电路,我们很容易得到J0=K0=1,J1=K1=Q0,J2=K2=(Q1andQ0)or(Q3andQ2),J3=K3=(Q2andQ1andQ0)or(Q3andQ2).根据上式使用门电路画出电路图如下:使用Multisim仿真验证电路正确性,图中从上到下依次是Q0、Q1、Q
7、2、Q3和时钟信号。一、实验容1、实验目的①用JK触发器设计一个16进制异步计数器,用逻辑分析仪观察CP和各输出的波形。②用JK触发器设计一个16进制同步计数器,用逻辑分析仪观察CP和各输出的波形。③用J-K触发器和门电路设计一个具有置零,保持,左移,右移,并行送数功能(详见实验四表二)的二进制四位计数器模仿74LS194功能。(注:在实验箱上可只实现左移或右移功能,在proteus软件上可实现对五个功能的综合实现)④用JK触发器和门电路设计一个特殊的12进制同步计数器,其十进制的状态转换图为:01-02-03
8、-04-05-06-07-08-09-10-11-122、设计过程①串联四个JK触发器的Q输出和CLK时钟输入,J、K端接1,清零端接1,时钟信号接在第一个触发器的CLK输入端。将Q0、Q1、Q2、Q3与示波器探头相连观察输出。②将时钟信号并联在四个触发器的CLK输入端,清零端接1,J0、K0接1,J1、K1与Q0相连,Q1andQ0通过与门和J2、K2相连,Q2andQ1andQ0通
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