数字电路 时序逻辑电路——计数器实验实验报告.doc

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1、肇庆学院电子信息与机电工程学院数字电路课实验报告12电气(1)班姓名王园园学号201124101167实验日期2014年5月26日实验合作者：李俊杰老师评定实验题目：时序逻辑电路——计数器实验一、实验目的（一）掌握由集成触发器构成计数器的方法。（二）熟悉中规模集成计数器74LS161计数器的逻辑功能及使用方法。（三）学习中规模集成计数器74LS192计数器的逻辑功能及使用方法。（四）学习计数器清零端和置数端的功能、同步和异步的概念。二、实验仪器：DZX-1型电子学综合实验装置UT52万用表芯片74L

2、S0074LS16174LS192三、实验内容图5-174LS161构成N进制计数器目标电路图图5-274LS161引脚排列图表5-174LS161逻辑功能表输入输出CPCTPCTTD3D2D1D0C00xxxxx0000010xxd3d2d1d0d3d2d1d0CO=CTT1111x计数CO=1x10xx保持CO=CTT1x1x0x保持0用十六进制同步加法计数器74LS161构成N进制计数器的设计（异步清零，同步置数）1．按图5-1接好。从CP端输入时钟脉冲。2．将M端接高电平，并把计数结果记录下

3、来。如下表5-2表5-274LS161构成12进制计数器CP译码器0100401015011060111710008100191010A1011B1100C1101D1110E1111F3．将M端接低电平，并把计数结果记录下来。表5-374LS161构成16进制计数器CP译码器000000001100102001130100401015011060111710008100191010A1011B1100C1101D1110E1111F4．如果将清零端和置数端接线交换，重复2、3步骤，计数器的N分别等

4、于多少？答：2，3步骤N都为16接线交换后，=1输入无效。加法计数器计数溢出后CO=1=>=0触发异步清零，然后CO=0=>=1，计数器重新从零开始加法计数，所以N=15表5-474LS161构成15进制计数器输入输出CPCTP/CTTD3D2D1D0111010000001100011100101100111101001101011101101101111110001110011110101110111111001111011111100011111（二）．用74LS192构成7进制减法计数器。7

5、4LS192，十进制同步加减计数器（双时钟），其清零功能为异步；置数功能也为异步；其余功能参见管脚排列图。图5-374LS192引脚排列图图5-474LS192构成7进制减法计数器表5-574LS192逻辑功能表输入输出CRCTUCTDD3D2D1D0注释0xxxx0000异步清零10xxd3d2d1d0d3d2d1d0异步置数111X加法计数=111X减法计数=1111X保持==1按照图5-4接线，记录下实验结果表5-674LS192构成7进制减法计数器状态表输入输出CPCTP/CTTD3D2D1

6、D0011011101111101101101011101001100111100101100011000000四、实验分析与结论：1.由实验第（一）4可以看出，74ls161是异步清零，同步置数的。