时序逻辑电路西安交大数电实验时序逻辑电路实验报告

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1、时序逻辑电路西安交大数电实验时序逻辑电路实验报告实验名称：时序电路实验・实验目的:1.学习使用HDL进行时序电路设计;2.学习编辑顶层文件和用户约束文件;3.熟悉同步和异步的概念及实现方法;4.熟悉在Basys2开发板简单外围设备的控制;5.熟悉时钟的分频方法及占空比的调节。二・预习内容1.用HDL设计一个秒脉冲（ls，2s，3s）发生器，并用LED显示:分析：本电路设计主要分为三个部分：分频，计数，译码1.1HDL源文件（Verilog）:modulemodlO（inputclk，dr,outputreg[6:0]a_t

2、o_g,outputwire[3:0]an,outputreg[3:0]q）；assignan=451110;//最右译码管使能reg[26:0]counter;//时钟分频，默认时钟为50MHZ,分频为1HZ,即周期为Isalways@(posedgeelk)if(counter==25000000)counterelsecounterregclk_div;//引入新的电平always@(posedgeelk)if(counter==25000000)clk_divalways@(posedgeclk_divorpose

3、dgeclr)beginif(clr==l)qelseif(q==9)qelseqendalways@(*)case(q)0:a_to_g=750000001;l:a_to_g=751001111;2:a_to_g=75b0010010;3:a_to_g=750000110;4:a_to_g=7^1001100;5：a_to_g=79b0100100;6:a_to_g=75b0100000;7:a_to_g=7^0001111;8:a_to_g=750000000;9:a_to_g=75b0001100;default:a

4、_to_g=7F0000001;endcaseendmodule1.2Basys2约束文件：NET“q[0]”LOC=“G1”；NET“a_to_g[0]”LOC=“M12”;NET“a_to_g[l]”LOC=“L13”；NET“a_to_g[2fLOC=“P12”；NETua_to_g[3]^LOC=“Nil”；NETua_to_g[4]^LOC=“N14";NET“a_to_g⑸”LOC=“H12”;NETua_to_g[6]^LOC=“L14”；NET“an⑶”LOC=“K14”;NET“an[2]”LOC=“M1

5、3”;NET“an[l

6、”LOC=“J12”；NET“an[0]”LOC=“F12”；NET“elk”LOC=“B8”；NET“clr”LOC=“G12”;2•设计一个带有异步清零和置数信号（置数为全逻辑1）的4位寄存器，并在开发板上验证2.1HDL源文件:moduleregf(clr,clk,djoad,q);inputwireelk;inputwireclr;inputwireload;input[3:0]d;output[3:0]q;reg[3:0]q;always@(posedgeelkorposedgeclr)b

7、eginif(clr==1)qelseif(!clr&&load)q[0]q[l]q[2]q⑶end//同步置数elseqendendmodule2.2约束文件：NET“elk”LOC=“B8”；NET“cIt”LOC=“Pll”;NET“load”LOC=“L3”；NET“q[3]”LOC=“G1”;NET“q[2]”LOC=“P4”;NETLOC=“N4”;NET“q[0fLOC=“N5”;NET“d[3

8、”LOC=“G3”;NET“d[2]”LOC=“F3”;NET“d[l]”LOC=“E2”;NET“d[0

9、”LO

10、C=“N3”;2.3仿真文件：moduleregftest;//Inputsregclr;regelk;reg[3:0]d;regload;//Outputswire[3:0]q;regfuut(//InstantiatetheUnitUnderTest(UUT).clr(clr),•clk(clk)，•d(d),.load(load),•q(q));//InitializeInputsclr=0;elk=0;d=0;load=0;//Wait100nsforglobalresettofinish#100;//Addsti

11、mulushereclr=l;#200;clr=0;elk=1;d=0100;#200;clr=0;elk=0;d=1100;#200;clr=0;elk=1;d=1001;#200;clr=0;elk=0;d=0011;#200;clr=0;elk=1;d=0000;#200;clr=0;elk=0;