时序逻辑电路-时序I

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1、第4章时序逻辑电路§4-1时序电路概述§4-2触发器§4-3时序电路的分析与设计§4-4寄存器§4-5计数器§4-6顺序脉冲发生器移位寄存器普通寄存器单向移位寄存器双向移位寄存器4.4寄存器4.4.1寄存器的分类一、由D触发器构成的并行寄存器d3d2d1d0DQ寄存清零RDQ3Q2Q1Q0RDRDRDDDDQQQ1100110000004.4寄存器＞4位的并行寄存器如何实现？如何从寄存器取出数据？①②③中规模寄存器74LS174六个D触发器构成（1）逻辑电路4.4寄存器D0–D5：DataInputs；Q0–Q5：DataOu

2、tputsCP：Clock(ActiveHIGHGoingEdge)InputMR：MasterReset(ActiveLOW)Input（2）74LS174引脚连接及其封装图4.4寄存器74LS17474LS174J74LS174N74LS174D（3）74LS174逻辑符号和逻辑功能4.4寄存器Inputs(t=n)Outputs(t=n+1)MR'CPDQQ'0××011↑1101↑00110×Q0Q0'TRUTHTABLE（4）74LS174电气特性参考相关资料用JK触发器组成的4位移位寄存器QQJKJKKKJJD数码

3、输入RD清零移位脉冲CQ3Q2Q1Q04.4寄存器电路中每个JK触发器连接成何种触发器？由D触发器组成的并行、串行输入、串行输出的移位寄存器&&&&串行输出d3d0d1d2并行输入寄存移位脉冲C清零SDSDSDSDRDRDRDRDQ3Q2Q1Q0DDDD串行输入4.4寄存器8D锁存器4.4寄存器4.4寄存器双向移位寄存器4.4寄存器双向移位寄存器以触发器FF0、FF1为例，其数据输入端D的逻辑表达式分别为当S=1时，D0=DSR，D1=Q0，即FF0的D0端与右移串行输入端DSR连通，FFl的D1端与Q0连通，在时钟脉冲CP作

4、用下，由DSR端输入的数据将作右向移位。反之，当S=0时，D0=Q1，D1=Q2，在时钟脉冲CP作用下，Q2、Q1的状态将作左向移位4.4寄存器集成移位寄存器74194控制信号完成的功能S1S000保持01右移10左移11并行输入4.4寄存器74194功能表S00018001017111016000115110114ABCDABCD11131(0)12000001ABCD右移DSR左移DSLS1QAQBQCQD并行输入CP串行

5、输入控制信号输出输入清零RD序号第1行表示寄存器异步清零第2行表示当RD=1，CP=1（或0）时，寄存器处于原来状态第3行表示为并行输入同步预置数第4、5行为串行输入左移第6、7行为串行输入右移第8行为保持状态仿真实验2移位寄存器的应用4.5.1计数器的分类按进位方式，分为同步和异步计数器按进位制，分为模二、模十和任意模计数器按逻辑功能，分为加法、减法和可逆计数器按集成度，分为小规模与中规模集成计数器用来计算输入脉冲数目4.5计数器4.5.2串行（移位寄存器型）计数器4.5计数器一、二进制串行计数器二、环形计数器三、扭环形计数

6、器一、二进制串行计数器(a)T’触发器TQQDQQCLK(b)D触发器JCLKQQK“1”(c)JK触发器TQQ(d)后沿触发的T’触发器由各种类型的触发器所构成的串行计数器的基本单元一个n位二进制串行计数器可直接由n个边沿触发器构成。各个触发器的次态方程为：(计数状态)Qn+1=Q4.5计数器二进制串行计数器连接规律——加1计数器上升沿触发的触发器：CLKi=Qi-1下降沿触发的触发器：CLKi=Qi-1最低位的触发器：CLK1=CLK(外加计数脉冲)4.5计数器时钟表达式：驱动方程：状态方程：状态表：4.5计数器00000

7、1010011111110101100状态图4.5计数器时序图4.5计数器二进制串行计数器连接规律——减1计数器前沿触发的触发器：CLKi=Qi-1后沿触发的触发器：CLKi=Qi-1最低位的触发器：CLK1=CLK(外加计数脉冲)4.5计数器时钟表达式：驱动方程：状态方程：状态表：4.5计数器000111110101001010011100状态图4.5计数器时序图4.5计数器二进制串行计数器的模数M＝2n3位二进制同步加法（减法）计数器的设计见P195例4-6二、环形计数器（模数M=n）1000100014.5计数器1000

8、100014.5计数器101110011000111需要通过预置的方法选择合适的循环。1.是否有自启动功能？2.三位环形计数器的状态图共有几种循环？3.如何实现自启动？参考P212图4-85设计之4.5计数器电路特点：1.结构简单；2.有效循环状态仅有一个“1”或“0”，可用