时序逻辑电路介绍

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1、时序逻辑电路介绍220．什么是时序逻辑电路?答：在数字电路中，凡是任一时刻的稳定输出不仅决定于该时刻的输入，而且还和电路原来状态有关者都叫时序逻辑电路。时序逻辑电路结构示意图如图2-41所示。时序逻辑电路的状态是靠具有存储功能的触发器所组成的存储电路来记忆和表征的。221．时序逻辑电路分为哪两大类?答：时序逻辑电路可分为同步时序电路和异步时序电路两大类。在同步时序逻辑电路中，存储电路内所有触发器的时钟输入端都接于同一个时钟脉冲源，因而，所有触发器的状态(即时序逻辑电路的状态)的变化都与所加的时钟脉冲信号同步。在异步时序逻辑电路中，没有统一的时钟脉冲，有些触发器的时钟输入端与时钟脉

2、冲源相连，只有这些触发器的状态变化才与时钟脉冲同步，而其他触发器状态的变化并不与时钟脉冲同步。222．基本RS触发器的组成及工作原理是怎样的?答：两个与非门电路或两个或非门电路可以组成基本RS触发器，与非门基本RS触发器如图2-42所示。它以1或0的形式储存数据。RS触发器有两个输入端，分别称为R端和S端，和两个互补输出端，Q和Q。当在与非门RS触发器的输入馈入负脉冲时它就改变状态。通常两个输入相异或都是1，不能同时为0。在s端加上零脉冲会导致输出端Q变为高电平，同时Q会变为低电平，触发器置位，在输出存储一个1。在R端上加上零脉冲，会导致输出端Q变为低电平且变成高电平，这时触发器

3、复位，在输出存储一个0。223．什么是带时钟信号的RS触发器?答：带时钟信号的RS触发器逻辑电路如图2-43所示。在许多情况下需要控制触发器同步运行，用与非门基本RS触发器外加两个控制门和第3个输人可以完成这个作用。第3个输入通常称做时钟或触发脉冲输入端，用CP表示。要改变触发器的状态，连同外加时钟输入需要两个输入脉冲。为了使它动作，即Q=1，S端和CP端必须同时都是高电平，假若S端变为低电平，而CP端仍保留高电平或者通以负脉冲，触发器不会改变状态，只是保持原态。把高电平脉冲同时加到R端和CP端可使触发器复位，即Q=0。值得指出的是，在CP为1期间，如果R端、S端发生变化，触发器

4、的输出可能也会发生变化，即发生空翻现象。224．主从RS触发器是怎样的?答：主从RS触发器由两个受时钟脉冲控制的主触发器和从触发器组成。它们受互补时钟脉冲的控制，如图2-44所示。当时钟脉冲为高电平时从触发器封锁，主触发器打开，R端和S端的状态决定主触发器的状态。在时钟脉冲为低电平时主触发器封锁，从触发器打开，主触发器的状态决定从触发器的状态，从触发器的状态为输出状态。触发翻转只在时钟脉冲的低电平进行。由于采用主从电路结构，触发器状态改变是在时钟脉冲的下降沿，故不会出现空翻现象。 225．什么是主从JK触发器?答：一种常见的主从JK触发器逻辑电路见图2-45，它由输出Q和Q被交叉

5、耦合到主触发器的RS主从触发器构成，相应的输入端为J、K。这种结构的JK触发器从CP信号的上升沿开始及整个高电平期间，主触发器接收JK信号，而在CP信号的下降沿将主触发器所存的信息传送到从触发器。主从JK触发器也不会出现空翻现象。由于主从JK触发器在时钟脉冲的高电平期间主触发器接收输入信号，并且电路有两条从输出反馈到输人的连线，故主从JK触发器在CP=1期间，控制端输入信号不允许变化，否则就可能发生逻辑功能错误，即存在“一次变化”问题。“一次变化”问题限制了主从JK触发器的使用。 226．什么是D触发器?答：D触发器的D代表延迟或数据，它的输出是发生在早于一个时钟脉冲之前的D输入

6、的函数。维持阻塞D触发器如图2-46所示。在时钟脉冲期间，在D输入提供“1”会导致输出变为1，否则输出变为0。其真值表(表2-18)表明这种关系，其中Qn+1是时钟脉冲以后的Q输出，它取决于D的输入状态。用JK触发器构成的D触发器，如图2-47所示。227．什么是边沿触发器?答：这种类型的触发器仅在时钟脉冲的上升沿(或下降沿)才接收输入的数据以改变触发器的状态，边沿触发器只对时钟脉冲的边沿敏感，故具有很强的抗干扰能力，不仅解决了电平触发器的“空翻”现象，又解决了主从JK触发器的“一次变化”问题。边沿概念通常体现在逻辑符号上，在CP端加一小三角，如图2-48所示。 常见的边沿触发器

7、有三种结构，一是TTL维特阻塞结构，它是利用电路内部的维持和阻塞线完成边沿触发；二是TTL边沿式结构，它是采用具有传输时间差的逻辑门完成边沿触发；三是CMOS主从结构利用传输门完成边沿触发。228．什么是T′和T触发器?答：T′触发器的功能是每来一个CP脉冲翻转一次，即为计数工作状态。只要把D触发器的Q端与D端相连，D触发器就变成T′触发器，如图2-49a所示。把主从JK触发器的J、K端连接起来便构成T触发器，如图2-49b所示，其逻辑功能是T=1时每来一个时钟脉冲，触发器状态翻