时序逻辑电路

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1、电子秒表的实现及其改进电路姓名：魏宇声学号：1103200119院系：自动化一、实验目的：用同步加法计数器74LS160和与非门74LS10或者74LS20构成60进制计数器，并采用LED数码管显示计数进制。采用555定时器构成多谐振荡电路，为同步加法计数器提供时钟输入信号。采用同步加法计数器74LS160构成60进制加法计数器的电路如图1所示。图1二、理论分析：1.用同步加法计数器74LS160构成60进制加法计数器，并用555产生脉冲信号，将这个设计分成时钟信号生成的设计和计数器的设计。时钟输入信号的设计：-14-555定时器是一种模拟电路和数字电路相结合

2、的中规模集成器件，它性能优良，适用范围很广，外部加接少量的阻容元件可以很方便地组成单稳态触发器和多谐振荡器，以及不需外接元件就可组成施密特触发器。因此集成555定时被广泛应用于脉冲波形的产生与变换、测量与控制等方面。下图为用555定时器设计的多谐振荡器的电路图及其电路产生的波形。由多谐振荡器原理，结合上图可知其振荡周期。为电容充电时间，为电容放电时间。充电时间放电时间矩形波的振荡周期555组成的多谐振荡器实际电路参数的选择：R1=R2=510K，RC振荡器电容为1uF，五号管脚所接的Cs为51PF。所以其振荡周期为T==1.53*0.7=1.071s，所以其周

3、期为约为1s.60进制加法计数器的设计：2.74LS160为可预置的4位十进制同步计数器,它可以灵活的运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能其管脚图如下：-14-74LS1610的清除端是异步的。当清除端CLEAR为低电平时，不管时钟端CLOCK状态如何，即可完成清除功能。74LS160的预置是同步的。当置入控制器LOAD为低电平时，在CLOCK上升沿作用下，输出端QA－QD与数据输入端A－D相一致74LS160的计数是同步的，靠CLOCK同时加在四个触发器上而实现的。当ENP、ENT均为高电平时，在CLOCK上升沿作用下QA－QD同时

4、变化，从而消除了异步计数器中出现的计数尖峰。在CLOCk出现前，即使ENP、ENT、CLEAR发生变化，电路的功能也不受影响。74LS160有超前进位功能。当计数溢出时，进位输出端（RCO）输出一个高电平脉冲，其宽度为QA的高电平部分。74LS160在不外加门电路的情况下，可级联成N位同步计数器。-14-(74LS160功能表)本次试验设计要设计60进制加法计数器，其大于一个74LS160的计数范围需要进行级联。借助Cr对计数器清零，可以实现60进制的计数。由于74LS160为异步加法计数器故需在低位的QC、QB和高位的QB、QA进行与运算后进行与非运算后作为

5、清零信号，于是得到（1）图所示的计数器。对于上图所示的由两个74LS160级联而成的60进制计数器，其状态转换表CPQD1QC1QB1QA1QD2QC2QB2QA20000000000010001000002001000000300110000040100000005010100000601100000-14-0701110000081000000009100100001000000001110001000112001000011300110001140100000115010100011601100001170111000118100000011910010

6、00120000000102100010010220010001023001100102401000010250101001026011000102701110010-14-2810000010291001001030000000113100010011320010001133001100113401000011350101001136011000113701110011381000001139100100114000000100410001010042001001004300110100440100010045010101004601100100470111

7、01004810000100-14-49100101005000000101510001010152001001015300110101540100010155010101015601100101570111010158100001015910010101在上表中CP所代表的既是555产生的时钟信号，又代表了数码管所显示的数字。在状态转换表中可以看出：由于72LS160的清零方式为异步清零，则当计数器的状态为QD1QC1QB1QA1QD2QC2QB2QA32=10010110时，两个74LS160芯片的异步清零端为0，导致两个芯片的各个输出端被异步清零，因此构

8、成60进制计数器，也构成了时钟周期约为