实验16 vhdl触发器的仿真

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1、实验十六触发器的仿真一、实验内容1．用逻辑图和VHDL语言设计D锁存器，并进行仿真与分析；2．参看QuartusII中器件7474（边沿D触发器）的逻辑功能，用VHDL语言设计边沿触发式D触发器，并进行仿真与分析。3．参看QuartusII中器件7476（边沿JK触发器）的逻辑功能，用VHDL语言设计边沿触发式JK触发器，并进行仿真与分析。二、预习报告要求D锁存器的逻辑图和用VHDL语言编写的程序；用VHDL语言编写的边沿D触发器程序；用VHDL语言编写的边沿JK触发器程序。三、电路功能介绍1．D锁存

2、器（DLatch）逻辑图逻辑功能表ENDQQN1001110×保持Q保持QN2．边沿式D触发器（Positive-Edge-TriggeredDFlip-FlopswithPreset,ClearandComplementaryOutputs）逻辑框图逻辑功能表INPUTsOUTPUTsPRCLRCLKDQQN01××1010××0100××1(失效)1(失效)11↑11011↑001110×保持Q保持QN注：↑=Positive-goingTransition3．边沿式JK触发器逻辑框图逻辑功能表I

3、NPUTsOUTPUTsPRCLRCLKJKQQN01×××1010×××0100×××1(失效)1(失效)11↓00保持Q保持QN11↓101011↓010111↓11Toggle（翻转）111××保持Q保持QN注：↓=TransitionfromhightolowlevelVHDL编程选用语句建议：可用ifstatement；可用逻辑方程。