实验六-JK触发器的VHDL设计.doc

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1、实验六JK触发器的VHDL设计设计JK触发器，其中prn（置1端）、clrn（清零端）均为高电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not根据J、K的值有不同的输出。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitychufa_JKisport(cp,j,k,prn,clrn:instd_logic;q,q_not:outstd_logic);endc

2、hufa_JK;architecturearchofchufa_JKissignalqn:std_logic;beginprocess(cp,prn,clrn)beginifclrn='1'andprn='0'then----------异步（强制）置0qn<='0';elsifprn='1'andclrn='0'then---------异步（强制）置1qn<='1';elsifcp'eventandcp='1'then---------cp上升沿qn<=(jandnotqn)or(notkandqn);endif;endprocess;q<=qn;q

3、_not<=notqn;endarch;1、波形仿真分析prn（置1端）clrn（清零端）cpJKQQ_not01xxx0110xxx1000上升沿00保持保持00上升沿010100上升沿101000上升沿11翻转翻转注意：此JK触发器设计中prn（置1端）、clrn（清零端）均为高电平有效，当prn（置1端）、clrn（清零端）均为低电平时，cp上升沿来临输出q、q_not根据J、K的值有不同的输出。注意与课本JK触发器功能表的区分。2、延时仿真分析输出信号(q、q_not)较cp上升沿延时约10.9ns实验六报告格式要求：实验名：JK触发器的VHDL

4、设计一、实验目的：JK触发器的VHDL设计二、实验要求Max+PlusII开发环境三、源程序代码JK触发器的VHDL设计：………………………….…………………四、波形仿真（1）波形仿真图（2）波形仿真分析五、延时仿真（1）延时仿真图（2）延时仿真分析六、实验总结