硬件描述语言作业

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1、硬件描述语言上机作业班级：1314011学号：13140110028姓名：梁全振时间：2015年10月28号《硬件描述语言》上机作业报告总体要求：1、设计仿真基于Modelsim工具；2、提供每一道题目的Verilog电路设计代码、仿真测试代码和仿真结果，仿真结果用截图的方式。3、设计报告封面写上学号和姓名。4、提交email:hltang@xidian.edu.cn。第一题：用Verilog语言的结构描述和行为描述分别设计下面的电路。结构描述：电路设计代码：modulejg(A,B,Y);input[2:0]A,B;outputY;wirew1,w

2、2,w3;xorU1(w1,A[0],B[0]);xorU2(w2,A[1],B[1]);xorU3(w3,A[2],B[2]);norU4(Y,w1,w2,w3);endmodule仿真测试代码：moduletest_jg;reg[2:0]A,B;wireY;jgU1(A,B,Y);initialbeginA=3'b000;B=3'b000;#50A=3'b000;B=3'b000;#50A=3'b111;B=3'b111;#50A=3'b000;B=3'b110;#50A=3'b111;B=3'b000;#50A=3'b110;B=3'b110;

3、#50A=3'b011;B=3'b010;#50A=3'b001;B=3'b011;#50A=3'b111;B=3'b010;#50$stop;endinitial$monitor($time,"tA=%dtB=%dtY=%d",A,B,Y);endmodule验证结果：行为描述：电路设计代码：modulexw(A,B,Y);input[2:0]A,B;outputY;wireY;assignY=~((A[0]^B[0])

4、

5、(A[1]^B[1])

6、

7、(A[2]^B[2]));endmodule仿真测试代码：moduletest_xw;reg[

8、2:0]A,B;wireY;xwU1(A,B,Y);initialbeginA=3'b000;B=3'b000;#50A=3'b000;B=3'b000;#50A=3'b111;B=3'b111;#50A=3'b000;B=3'b110;#50A=3'b111;B=3'b000;#50A=3'b110;B=3'b110;#50A=3'b011;B=3'b010;#50A=3'b001;B=3'b011;#50A=3'b111;B=3'b010;#50$stop;endinitial$monitor($time,"tA=%btB=%btY=%b"

9、,A,B,Y);endmodule验证结果：第二题：参数化电路设计1.用行为描述方式实现下图所示的具有“one-hot”（独热）状态的环形计数器。要求使用参数化的模块。parameterSIZE=3;inputclock,reset;output[SIZE-1:0]counter;说明：低电平同步复位，此时counter最低位为“1”，其余位均为“0”。1.编写测试程序来验证该模块的正确性，要求测试对象是一个5位的独热状态环形计数器。电路设计代码：moduleone_hot(counter,clock,reset);parameterSIZE=3;i

10、nputclock,reset;output[SIZE-1:0]counter;reg[SIZE-1:0]counter;always@(posedgeclock)if(reset)counter<=1;elsecounter<={counter[0],counter[SIZE-1:1]};endmodule仿真测试代码：moduletest_one_hot;regclock,reset;wirecounter;one_hotU1(counter,clock,reset);always#50clock=~clock;initialbeginclock

11、=0;#20reset=1;#40reset=0;#500$stop;endinitialbegin$monitor($time,"tclock=%btreset=%btcounter=%b",clock,reset,counter);endendmodule验证结果：第三题：计数器设计1．用DFF实现二分频；要求：（1）画出数字电路原理图；（2）采用行为描述方式实现DFF，其中DFF具有异步清零功能；电路原理图：电路设计代码：（行为描述）moduledff_ef(Q,clk,reset);outputQ;inputclk,reset;regQ

12、;always@(posedgeclkorreset)if(!reset)Q<=1'b0;elseQ=~Q;