HDL硬件描述语言

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1、VerilogHDL硬件描述语言【原书名】AVerilogHDLPrimer(secondEdition)【原出版社】StarGralaxyPublishing【作者】J.Bhasker【译者】徐振林等【丛书名】电子工程丛书【出版社】机械工业出版社【书号】7-111-07890-X【页码】171【出版日期】2000年7月本书简要介绍了Verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和建模方法，对实际数字系统设计也很有帮助。本书是VerilogHDL的初级读本

2、，适用于作为计算机、电子、电气及自控等专业相关课程的教材，也可供有关的科研人员作为参考书。目录译者序3.8参数26前言第4章表达式28第1章简介14.1操作数281.1什么是VerilogHDL？14.1.1常数281.2历史14.1.2参数291.3主要能力14.1.3线网29第2章HDL指南44.1.4寄存器292.1模块44.1.5位选择292.2时延54.1.6部分选择292.3数据流描述方式54.1.7存储器单元302.4行为描述方式64.1.8函数调用302.5结构化描述形式84.2操作符302.6混合设计描述方式94.2.1算术操作符312.7设计模

3、拟104.2.2关系操作符33第3章Verilog语言要素144.2.3相等关系操作符333.1标识符144.2.4逻辑操作符343.2注释144.2.5按位操作符353.3格式144.2.6归约操作符363.4系统任务和函数154.2.7移位操作符363.5编译指令154.2.8条件操作符373.5.1`define和`undef154.2.9连接和复制操作373.5.2`ifdef、`else和`endif164.3表达式种类383.5.3`default_nettype16第5章门电平模型化393.5.4`include165.1内置基本门393.5.5`r

4、esetall165.2多输入门393.5.6`timescale165.3多输出门413.5.7`unconnected_drive和5.4三态门41`nounconnected_drive185.5上拉、下拉电阻423.5.8`celldefine和`endcelldefine185.6MOS开关423.6值集合185.7双向开关443.6.1整型数185.8门时延443.6.2实数195.9实例数组453.6.3字符串205.10隐式线网453.7数据类型205.11简单示例463.7.1线网类型205.122-4解码器举例463.7.2未说明的线网235.

5、13主从触发器举例473.7.3向量和标量线网235.14奇偶电路473.7.4寄存器类型23第6章用户定义的原语496.1UDP的定义498.8.2force与release796.2组合电路UDP498.9握手协议实例806.3时序电路UDP50第9章结构建模836.3.1初始化状态寄存器509.1模块836.3.2电平触发的时序电路UDP509.2端口836.3.3边沿触发的时序电路UDP519.3模块实例语句836.3.4边沿触发和电平触发的混合行为9.3.1悬空端口84519.3.2不同的端口长度856.4另一实例529.3.3模块参数值856.5表项汇

6、总529.4外部端口87第7章数据流模型化549.5举例897.1连续赋值语句54第10章其他论题917.2举例5510.1任务917.3线网说明赋值5510.1.1任务定义917.4时延5510.1.2任务调用927.5线网时延5710.2函数937.6举例5710.2.1函数说明部分937.6.1主从触发器5710.2.2函数调用947.6.2数值比较器5810.3系统任务和系统函数95第8章行为建模5910.3.1显示任务958.1过程结构5910.3.2文件输入/输出任务978.1.1initial语句5910.3.3时间标度任务998.1.2always

7、语句6110.3.4模拟控制任务998.1.3两类语句在模块中的使用6210.3.5定时校验任务1008.2时序控制6310.3.6模拟时间函数1018.2.1时延控制6310.3.7变换函数1028.2.2事件控制6410.3.8概率分布函数1028.3语句块6510.4禁止语句1038.3.1顺序语句块6610.5命名事件1048.3.2并行语句块6710.6结构描述方式和行为描述方式的8.4过程性赋值68混合使用1068.4.1语句内部时延6910.7层次路径名1078.4.2阻塞性过程赋值7010.8共享任务和函数1088.4.3非阻塞性过程赋值7110.

8、9值变转储