硬件描述语言试题

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1、2007/2008学年第一学期末考试试题（A卷）硬件描述语言及器件使用班级：05182401/2/3总分得分一、填空题（20分,每空格1分）1、VHDL是否区分大小写？。2、digital__8标识符合法吗？。12_bit标识符合法吗？。signal标识符合法吗？。3、结构体有三种描述方式，分别是、、和。4、请分别列举一个常用的库和程序包、。5、一个信号处于高阻（三态）时的值在VHDL中描述为。6、将一个信号width定义为一个4位标准逻辑向量的语句为。7、/=是操作符，功能是。8、设D0为'0',D1为'1',D2为'1',D3为'0

2、',D3&D2&D1&D0的运算结果是，（D3orD2）and（D1andnotD0）的运算结果是：。9、赋值语句是（并行/串行）执行的，if语句是（并行/串行）执行的。10、请列举三种可编程逻辑器件：、、。得分70二、简答（20分，每小题5分）1、简述VHDL程序的基本结构。2、简述信号与变量的区别。3、简述可编程逻辑器件的优点。4、试比较moore状态机与mealy状态机的异同。70得分三、判断题（10分）libraryieee;useieee.std_logic_arith.all;useieee.std_logic_unsign

3、ed.all;以上库和程序包语句有无错误？，有的话请在原程序相应位置改正。entityromisport(addr:instd_logic_vector(0to3);ce:instd_logic;data:outstd_logic_vector(7downto0);)endrom;以上port语句有无错误？，有的话请在原程序相应位置改正。architecturebehaveofromisbeginprocessbeginifce='0'thencaseaddriswhen"0000"=>data<="10001001";when"000

4、1"=>data<="10001010";when"0010"=>data<="10001011";when"0011"=>data<="10001100";when"0100"=>data<="10001101";when"0101"=>70data<="10001110";when"0110"=>data<="10001111";when"0111"=>data<="10010000";when"1000"=>data<="10010001";when"1001"=>data<="10010010";when"1010"=>data

5、<="10010011";when"1011"=>data<="10010100";when"1100"=>data<="10010101";when"1101"=>data<="10010110";when"1110"=>data<="10010111";whenothers=>data<="10011000";endcase;elsedata:="00000000";endprocess;endbehave;以上architecture中有哪些错误？请在原程序相应位置改正。得分四、编程（共50分，除特殊声明，实体可只写出PORT语句

6、，结构体要写完整）1、用IF语句编写一个二选一电路，要求输入a、b,sel为选择端(低电平选择a端，高电平选择b端)，输出q。（本题10分）702、编写一个4位加法计数器VHDL程序的进程（不必写整个结构框架），要求复位信号reset低电平时计数器清零，变高后，在上升沿开始工作；输入时钟信号为clk，输出为q。（本题10分）703、填写完成一个8-3线编码器的真值表（5分），并写出其VHDL程序（10分）。8-3线编码器真值表enby0y1y210001000000100011010100001000011100010000100100

7、00010110100000011110xxxxxxxx高阻态704、根据已给出的全加器的VHDL程序，试写出一个4位逐位进位全加器的VHDL程序。（本题15分）libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_arith.all;useIEEE.std_logic_unsigned.all;entityadderisport(a,b,c:instd_logic;carr:inoutstd_logic;sum:outstd_logic);endadder;architect

8、ureadder_archofadderisbeginsum<=axorbxorc;carr<=(aandb)or(bandc)or(aandc);endadder_arch;70得分五、附加题（10分，本