简易数字钟设计实验

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1、简易数字钟设计实验班级：计算机1405班姓名：XX学号：XX1、实验目的1）学习掌握数字系统综合设计方法。2）学习掌握层次设计方法。3）学习掌握设计下载方法。4）学习掌握实验系统使用方法。2、实验原理数字钟是对输入时基秒脉冲进行计数，依次输出秒数值、分数值、小时数值，从而确定时钟时间，其原理框图如下图所示。实际的数字钟设计中还需要增加年月日的功能，这里框图中也省略了校时功能的结构。3、实验内容1）选择XC2S200PQ208器件建立一个新的工程。2）在上述工程中，采用VHDL语言的方法设计上述简易数字钟。3)参考实验系统使用说明，按下

2、列要求锁定引脚。秒、分钟、小时由实验系统的J1、J2输出，显示输出的时分秒间隔一位数码管。时钟输入由J7的1脚输入。4）下载编程并验证设计结果。4、实验设备1）清华同方PⅣ2.4G256M60G2）ISE6.2i—Windows软件系统程序：freq_div.vmodulefreq_div(clk_in_50MHz,clk_out_1Hz,clk_out_1KHz);inputclk_in_50MHz;outputclk_out_1Hz,clk_out_1KHz;regclk_out_1Hz,clk_out_1KHz;reg[15:

3、0]temp_counter_1KHz;reg[8:0]temp_counter_1Hz;regtemp_clk_out_1KHz;regtemp_clk_out_1Hz;//regtemp_counter_1Hz;parameterN_1KHz=50000;parameterN_1Hz=1000;always@(posedgeclk_in_50MHz)if(N_1KHz%2==0)beginif(temp_counter_1KHz

4、z+1'b1;endelsebegintemp_counter_1KHz<=16'b0;temp_clk_out_1KHz<=~temp_clk_out_1KHz;endclk_out_1KHz<=temp_clk_out_1KHz;endalways@(posedgetemp_clk_out_1KHz)if(N_1Hz%2==0)beginif(temp_counter_1Hz

5、r_1Hz<=16'b0;temp_clk_out_1Hz<=~temp_clk_out_1Hz;endclk_out_1Hz<=temp_clk_out_1Hz;endendmoduledisplay.vmoduledisplay(led_sel_in,secH,secL,minH,minL,houH,houL,led_dig,led_sel_out);input[5:0]led_sel_in;input[3:0]secH,secL,minH,minL,houH,houL;output[7:0]led_dig;output[7:0]

6、led_sel_out;reg[7:0]led_dig;reg[3:0]dig_temp;assignled_sel_out=led_sel_in;always@(led_sel_in,secH,secL,minH,minL,houH,houL)begincase(led_sel_in)6'b:dig_temp<=secL;6'b:dig_temp<=secH;6'b:dig_temp<=minL;6'b:dig_temp<=minH;6'b:dig_temp<=houL;6'b:dig_temp<=houH;endcasecase(

7、dig_temp)4'd0:led_dig<=8'b;4'd1:led_dig<=8'b;4'd2:led_dig<=8'b;4'd3:led_dig<=8'b;4'd4:led_dig<=8'b;4'd5:led_dig<=8'b;4'd6:led_dig<=8'b;4'd7:led_dig<=8'b;4'd8:led_dig<=8'b;4'd9:led_dig<=8'b;endcaseendendmodulescanner.vmodulescanner(clk_in,led_sel);inputclk_in;output[5:0]

8、led_sel;reg[5:0]led_sel;integeri;always@(posedgeclk_in)begincase(i)0:beginled_sel<=6'b;i=1;end1:beginled_sel<=