简易数字钟设计报告

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1、EDA课程设计报告题目：组别：组员：专业年级：完成日期：1目录一、设计题目·····································································3二、功能说明·····································································3三、实验平台·····································································3四、方案设计及实现··············

2、··············································31、系统实现原理和总体框图··················································32、主要模块的设计····························································33、总体设计流程·······························································5五、实物连接及运行····················

3、········································6六、总结···········································································7七、参考文献·····································································7八、附录···········································································82一、设计

4、题目：简易数字钟电路二、功能说明1、数字钟时间为24小时一个周期；数字钟须显示时、分、秒。2、可以分别对时、分、秒进行单独校时，使其调整到标准时间。3、可以有暂停启动功能，必须有复位功能。三、实验平台1、硬件：EDA试验箱、带并口PC机2、软件：WindowsXP操作系统、MuxplusII10.2四、方案设计及实现1、系统实现原理和总体框图数字钟电路实际上是一个对标准1Hz进行计数的计数电路，秒计数器满60秒后向分计数器进位，分计数器满60秒后向时计数器进位，时计数器按24翻1规律计数，计数输出经译码后送到LED显示器，由于计数的起始时间不可能与标准时间(

5、北京时间)一致，故需要在电路上加上一个校时电路，如图4-1所示为简易数字钟的构成框图。除校时功能外，电子钟处于其他功能状态时并不影响数字钟的运行。基准频率分频模块时、分、秒计时模块系统复位时钟频率模式选择数码管动态八位数码管七段译码模块刷新频率动态显示手动校时图4-1简易数字钟系统框图2、主要模块的设计（1）计数器模块：计数器模块由秒计数器，分计数器以及时计数+1时计数电路组成。其中，秒计数器、分计数器为六十进制计数器，而根据设计要求，时计数器为二十四进制计数器。因此时、分、时>23?秒计数器模块可划分为时计数、分计数和秒计数3个子模块，根是据设计要求，时计

6、数子模块为一个二十四进制可预置的BCD码计时置零数器模块；分计数和秒计数子模块均为六十进制可预置的BCD码图4-2-1计数器模块3计数器模块。图4-2是以24进制时计数器为例的计数器工作流程图。图4-2-2时进制计数器波形仿真（2）校时模块：当刚接通电源或走时出现误差时都需要对时间进行校正，对时间的校正是通过对时间的重置来实现，当功能键mode为1时即进入校时模式，此模式下可通过位选按键给时、分、秒中的一个进行置数，在对其中一个置数时不会影响其他两个计数。校时后将校准后的时间数据分别送给对应的变量实现置数。置数值必须在规定的合法数据范围内，否则将自动回到0，

7、重新置数。开始时钟/校准是否是否校时?位选时钟信号秒计数+1秒+1秒>59?是分计数+1秒置零分+1分>59?是时计数+1分置零时+1时>23?是时置零图4-2-3校时模块4（3）动态显示模块：由于实验箱的8个数码管共用七段输入线，位选也是由4位二进制接线控制，所以动态显示在代码部分会稍有难度。图4-2-4是动态显示模块的接线实物图4位位选控制4-2-4动态显示模块3、总体设计流程简易数字钟电路的核心部分就是EPF10K10LC84-4芯片，外围接入了分频部分电路、按键电路和七段动态显示短路。程序部分，先通过模式控制变量判断是正常模式还是校时模式，如果是校时

8、模式，则手动对时间数据进行置数，同时显示到数码管；如