简易数字钟的设计

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1、电子技术课程设计专业：电气工程及其自动化学号：姓名：指导老师：10简易数字钟的设计【摘要】本次在对简易数字钟进行设计中，提出了两种整体设计方案，设计过程中对两种方案不断进行尝试，不断比较，在比较两个方案的优缺点后，选择了其中较优的一个方案，进行由上而下层次化的设计，先定义和规定各个模块的结构，再对模块内部进行详细设计。在之后详细设计的时候又根据可采用的芯片，分析各芯片是否适合本次设计，选择较合适的芯片进行设计，最后将设计好的模块组合并调试。【关键词】电路，数字钟，74LS160，子电路一、引言随着

2、社会的进步，科技发展的速度越来越快，科技产品更新的频率加大，而且当今很多领域大都用到数字钟，我们身边也遍布与数字钟有关的生活用品。。所谓数字钟，是指利用电子电路构成的计时器。相对机械钟而言，数字钟能达到准确计时，并显示小时、分、秒，同时能对该钟进行调整。在此基础上，还能够实现整点报时，定时报闹等功能。在做本简易数字钟设计之前，通过老师及查阅资料，我知道有对此多种设计方案数字电路是我们计算机科学与技术学科的基础,数字电路实验是学习数字电路的一个重要环节,它不仅能巩固理论知识的学习,而其能提高实验动手

3、能力,增强设计和调试电路的能力.设计过程采用系统设计的方法，先分析任务，得到系统要求，然后进行总体设计，划分子系统，然后进行详细设计，决定各个功能子系统中的内部电路，最后进行测试。二、设计要求能按时钟功能进行小时、分钟、秒计时，并显示时间及调整时间，能整点报时，定点报时，使用4个数码管，能切换显示。小时的计时要求为“12翻1”，分和秒的计时要求为60进位。分和秒计数器都是模M=60的计数器，其计数规律为00—01—…—58—59—00…10时计数器是一个“12翻1”的特殊进制计数器，即当数字钟运行

4、到12时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为01时00分00秒，实现日常生活中习惯用的计时规律准确计时，以数字形式显示时、分、秒的时间。此外，对校时电路的要求是：1是在小时校正时不影响分和秒的正常计数；2是在分校正时不影响秒和小时的正常计数。三、方案分析在前面已提到，在本次设计时，将采用多种设计方案并进行比较，本阶段的任务是根据任务要求进行模块划分，提出两种方案，并对进行了认真的比较分析，找出两种方案的优缺点，最终确定一个的方案。方案一、采用异步电路，数据选择器数据

5、选择就是指经过选择，把多个通道的数据传送道唯一的公共数据通道上去，实现数据选择功能的逻辑电路称为数据选择器。在此电路中，将时钟信号输给秒模块，秒模块的进位输给分模块，分模块进位输入给时模块，切换的时候使用2选1数据选择器进行切换，电路框图如下：显示切换秒钟分钟小时控制1Hz脉冲信号闹钟该方案的优点是模块内部简单，基本不需要额外的电路，但缺点也很明显，该方案结构不清晰，模块间关系混乱，模块外还需使用较多门电路，不利于功能扩充，且使用了异步电路，计数在59的时候，高一级马上进位，10方案二、采用同步电

6、路，总线结构此方案中，时钟信号分别加到各个模块，各个模块功能相对独立，框图如下：闹钟小时分钟秒钟显示控制显示总线控制总线1Hz信号该方案用总线结构，主要功能集中在模块内部，模块功能较为独立，模块间连线简单，易于扩展，而且结构清晰明了。综上所述，本次设计采用方案二。此外，根据数字钟功能原理，秒计数和分计数为60进制，时计数为24进制，为了简化设计，秒和分计数采用同一单元。控制模块有两部分，一为实现调整切换，二为实现显示切换。现对本方案中的各个主要功能模块的接口定义如下：1、60进制模块（电路图中模块

7、名称为60count，下同。）实现同步60进制计数，可调整如下：电源5v时钟信号输入接1Hz的信号源进位输入接秒的进位信号，实现秒功能时，接低电平。进位输出秒模块接分模块，分模块接时模块显示输出接到显示总线，能闪烁闹钟比较信号输出接到闹钟，秒模块悬空整点报时信号输出接到响铃，实现3短1长响铃调整使能端入0有效，有效时，显示信号输出，同时屏蔽进位输入和进位输出，允许调整信号输入。显示使能端入0有效10调整信号输入2、24进制模块（24count）实现同步24进制计数，可调整如下：电源，时钟信号5v，

8、接1Hz的信号源进位输入接分的进位信号进位输出秒模块接分模块，分模块接时模块显示输出接到显示总线，能闪烁闹钟比较信号输出接到闹钟调整使能端，显示使能端，调整信号输入入0有效，有效时，显示信号输出，同时屏蔽进位输入和进位输出，允许调整信号输入。3、闹钟模块（60clock，24clock）实现可与时钟比较，并输出闹铃信号，可调整电源，时钟信号同上闹钟比较信号输入秒模块接分模块，分模块接时模块显示输出同上闹铃输出接到蜂鸣器调整使能端，显示使能端，调整信号输入同上4、控制模块（fun，f