第6章VHDL设计应用实例.ppt

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1、第6章VHDL设计应用实例6.18位加法器的设计6.28位乘法器的设计6.3序列检测器的设计6.4正负脉宽数控调制信号发生器的设计6.5数字频率计的设计6.6秒表的设计6.7MCS–51单片机与FPGA/CPLD总线接口逻辑设计6.8交通灯信号控制器的设计6.9语音信箱控制系统的设计6.10PID控制器的设计6.11空调系统有限状态自动机的设计6.12闹钟系统的设计6.18位加法器的设计1．设计思路加法器是数字系统中的基本逻辑器件，减法器和硬件乘法器都可由加法器来构成。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有进位产生逻辑，运算速度较快；串行进位方式是将全加器

2、级联构成多位加法器。并行进位加法器通常比串行级联加法器占用更多的资源。随着位数的增加，相同位数的并行加法器与串行加法器的资源占用差距也越来越大。因此，在工程中使用加法器时，要在速度和容量之间寻找平衡点。实践证明，4位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位加法器由4位二进制并行加法器级联构成是较好的折中选择。本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的，其电路原理图如图6.1所示。图6.18位加法器电路原理图2．VHDL源程序1)4位二进制并行加法器的源程序ADDER4B.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1

3、164.ALL；USEIEEE.STD_LOGIC_UNSIGNED.ALL；ENTITYADDER4BIS--4位二进制并行加法器PORT(CIN：INSTD_LOGIC；--低位进位A：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4位加数B：INSTD_LOGIC_VECTOR(3DOWNTO0)；--4位被加数S：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；--4位和CONT：OUTSTD_LOGIC)；--进位输出ENDADDER4B；ARCHITECTUREARTOFADDER4BISSIGNALSINT：STD_LOGIC_VECTOR(4D

4、OWNTO0)；SIGNALAA，BB：STD_LOGIC_VECTOR(4DOWNTO0)；BEGINAA<='0'&A；--将4位加数矢量扩为5位，为进位提供空间BB<='0'&B；--将4位被加数矢量扩为5位，为进位提供空间SINT<=AA+BB+CIN；S<=SINT(3DOWNTO0)；CONT<=SINT(4)；ENDART；2)8位二进制加法器的源程序ADDER8B.VHDLIBRARYIEEE；USEIEEE_STD.LOGIC_1164.ALL；USEIEEE_STD.LOGIC_UNSIGNED.ALL：ENTITYADDER8BIS--由4位二进制并行加法器级联而成

5、的8位二进制加法器PORT(CIN：INSTD_LOGIC；A：INSTD_LOGIC_VECTOR(7DOWNTO0)；B：INSTD_LOGIC_VECTOR(7DOWNTO0)；S：OUTSTD_LOGIC_VECTOR(7DOWNTO0)；COUT：OUTSTD_LOGIC)；ENDADDER8B；ARCHICTUREARTOFADDER8BISCOMPONENETADDER4B--对要调用的元件ADDER4B的界面端口进行定义PORT(CIN：INSTD_LOGIC；A：INSTD_LOGIC_VECTOR(3DOWNTO0)；B：INSTD_LOGIC_VECTOR(3DOW

6、NTO0)；S：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；CONT：OUTSTD_LOGIC)；ENDCOMPONENT；SIGNALCARRY_OUT：STD_LOGIC；--4位加法器的进位标志BEGINU1：ADDER4B--例化(安装)一个4位二进制加法器U1PORTMAP(CIN=>CIN，A=>A(3DOWNTO0)，B=>B(3DOWNTO0)，S=>S(3DOWNTO0)，COUT=>CARRY_OUT)；U2：ADDER4B--例化(安装)一个4位二进制加法器U2PORTMAP(CIN=>CARRY_OUT，A=>A(7DOWNTO4)，B=>B(7D

7、OWNTO4)，S=>S(7DOWNTO4)；CONT=>CONT)；ENDART；3．硬件逻辑验证选择实验电路结构图NO.1，由5.2的实验电路结构图NO.1和图6.1确定引脚的锁定。如可取实验电路结构图的PIO3～PIO0接A[3..0]，PIO7～PIO4接A[7..4]，PIO11～PIO8接B[3..0]，PIO15～PIO12接B[7..4]，PIO49接CIN。此加法器的被加数A和加数B分别由键2与键1、键4与键3输入