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1、重庆大学光电工程学院系列课程实验报告本课程名称可编程逻辑电路技术实验学期2015年至2016第1学期学生所在学院光电工程学院年级13级专业班级光电信息科学与工程学生姓名任宁（02班）谭静（03班）学号指导教师签名李敏实验最终成绩重庆大学光电工程学院教学实验中心制实验题目加法器实验实验时间2015/10/26实验地点主教1118实验成绩实验性质□验证性□设计性√综合性教师评语：□出勤率好□原理正确□方案合理□实验结果正确□回答问题正确□报告规范一、实验目的1、熟悉QuartusⅡ软件和HN—FPGA11实验箱操作。2、熟悉可编程器件开发流程。3、巩固VHDL语言。4、掌握层次化设
2、计方法。二、实验内容用层次化设计方法设计一个四位加法器：1、顶层用原理图输入方式，底层用文本输入方式，用结构体的三种方法分别实现。2、仿真，分析结果，绘制波形。3、绑定引脚，在教学实验箱上完成相应的接线、下载和分析结果。二、实验原理用硬件描述语言设计四位加法器，高、低电平分别用’1’、’0’表示，输出结果连接到LED灯上显示。三、使用仪器、器材(1)PC机一台，HP-FPGA11实验箱一套。(2)QuartusⅡ软件。四、实验步骤1.用文本输入设计一个带进位输入二位全加器。2.检测该全加器是否达到预期效果。3.在图形输入中将四个二位全加器连线。4.仿真下载，检验程序。五、实验过
3、程原始记录（数据、图标、计算等）加法器程序如下：1、数据流描述：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.all;ENTITYADDERisport(A:INSTD_LOGIC;B:INSTD_LOGIC;CIN:INSTD_LOGIC;S:OUTSTD_LOGIC;CO:OUTSTD_LOGIC);ENDADDER;ARCHITECTUREPART1OFADDERISBEGINS<=AxorCIN;CO<=(CINandA)or(CINandB)or(AandB);ENDPART1;2、结构描述：LIBRARYIEEE;USEIEEE.STD_LO
4、GIC_1164.ALL;ENTITYTEMPISPORT(A3,B3:INSTD_LOGIC;C3:OUTSTD_LOGIC);ENDTEMP;ARCHITECTUREPART2OFTEMPISBEGINC3<=A3ORB3;ENDARCHITECTUREPART2;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYH_ADDERISPORT(a1,a2:INSTD_LOGIC;co1,so1:OUTSTD_LOGIC);ENDH_ADDER;ARCHITECTUREPART1OFH_ADDERISBEGINSO1<=a1XORa2;c
5、o1<=a1ANDa2;ENDPART1;LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADDERISPORT(A:INSTD_LOGIC;B:INSTD_LOGIC;CIN:INSTD_LOGIC;S:OUTSTD_LOGIC;CO:OUTSTD_LOGIC);ENDADDER;ARCHITECTUREPARTOFADDERISCOMPONENTH_ADDERPORT(a1,a2:INSTD_LOGIC;co1,so1:OUTSTD_LOGIC);ENDCOMPONENT;COMPONENTTEMPPORT(A3,B3:INSTD_
6、LOGIC;C3:OUTSTD_LOGIC);ENDCOMPONENT;SIGNALd,e,f:STD_LOGIC;BEGINU1:H_ADDERPORTMAP(a1=>A,a2=>B,co1=>d,so1=>e);U2:H_ADDERPORTMAP(a1=>e,a2=>CIN,co1=>f,so1=>S);U3:TEMPPORTMAP(A3=>d,B3=>f,C3=>CO);ENDARCHITECTUREPART;3、行为描述：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADDERISPORT(A,B,C:INSTD_LOGIC;
7、CO,SO:OUTSTD_LOGIC);ENDENTITYADDER;ARCHITECTUREPARTOFADDERISBEGINPROCESS(A,B,C)BEGINIFA='0'ANDB='0'ANDC='0'THENCO<='0';SO<='0';ELSIFA='0'ANDB='0'ANDC='1'THENCO<='0';SO<='1';ELSIFA='0'ANDB='1'ANDC='0'THENCO<='0';SO<='1';ELSIFA='0'ANDB='1'ANDC='1'THE
