4位加法器实验报告

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1、硬件描述语言类發题g:印往全加器学学科晚门类敖学与计算机学晚XXXXXXXXXX专XXXXXXXXXX学名X指导教呷XXXX20xx年x刀xxq1、实验目的：练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言行为描述的编写方法。2、实验环境：PC个人1［算机、WindowsXP操作系统、QuartusII集成开发环境软件。3、实验要求：设计一个四位加法器，其引脚及其功能如下表。端口模式端口名数据类型说明in(输入)Astd_logic_vector(3downto0)加数B加数Cistdjogic低位进位outSst

2、d_logic_vector(3downto0)和(输出)Costd—logic高位进位4、实验步骤：(1)用RTL描述方式描述4位加法器①RTL描述方式是一种明确规定寄存器描述的方法，它要求在描述时要么采用寄存器硬件的一一对应的直接描述，要么采用寄存器之间的功能描述。RTL描述方式可以进行逻辑综合，这是其他描述方式所不具备的特点。②编辑代码这种描述方法详细描述了加法器的计算过程，即写出了毎一位的计算和进位方法。模块内部(构造体说明部分)需要定义三个连接线，定义语句为：signalc0,cl,c2:stdjogic代码如下：libr

3、aryieee;useieee.std_logic_1164.all;entityadder4isport(a,b:instd_logic_vector(3downto0);ci:instdjogic;s:outstd一logic一vector(3downto0);co:outstdjogic);endentity;architecturertlofadder4issignalc0,c1,c2:std_logic;begins(0)<=a(0)xorb(0)xorci;c0<=(a(0)andb(0))or(a(0)andci)or

4、(b(0)andci);s(l)<=a(1)xorb(1)xorcO;cl<=(a(1)andb(l))or(a(1)andc0)or(b(1)andcO);s(2)<=a(2)xorb(2)xorcl;c2<=(a(2)andb⑵)or(a(2)andcl)or(b(2)andcl);s(3)<=a(3)xorb(3)xorc2;co<=(a(3)andb(3))or(a(3)andc2)or(b(3)andc2);endarchitecturertl;①仿真结果(1)用行为描述方式描述4位加法器①行为描述是对系统数学模型的描述，

5、其抽象程度比寄存器传输描述方式和结构描述方式更高。在行为描述方式的程序中大量采用算术运算、关系运算等难以进行逻辑综合和不能进行逻辑综合的VHDL语句。②编辑代码VHDL语言可以进行高层次抽象的行为描述，而不用描述硬件电路的具体逻辑关系。W以用s<=a+b+ci;来描述加法器，这种描述方法需要用到ieee库中ieee.std_logic_unsigned.all。为了能够生成进位，四位加法器在A部应得到五位的和，因此两个加数也应扩充为五位。扩充字长可应用并置运算完成。如下语句将四位信号a在最高端并置一个’0’而成为五位信号aa:aa<

6、=‘0’&a;将五位信号ss的低叫位赋值给叫位信号s的语句如下:s<=s$(3downto0);和的最尚位作为加法器的进位输出。代码如下：libraryieee;useieee.std_logic_1164.all;useieee.std_Iogic_unsigned.all;entityadder4_2isport(a，b:instd_logic_vector(3downto0);ci:instd_logic;s:outstd_logic_vector(3downto0);co:outstdjogic);endentity;arc

7、hitecturertlofadder4_2issignalaa，bb，ss:std_logic_vector(4downto0);beginaa<=’()’&a;bb<=,O,&b;ss<=aa+bb+ci;s<=ss(3downto0);co<=$$(4);endarchitecturertl;①仿真结果AddOAdd1AD：Sn0lO>(1)应用一位全加器按如下电路图通过结构描述方式构造叫位加法器CoSABCi①构造体的结构描述方式是在多层次的设计中，高层次的设计模块调用低层次的设计模块，或者直接用门电路设计中.元来来构成一个

8、a杂逻辑电路。这种描述方式能提高设计效率，并具有很大的重用性。②编辑代码本构造体调川了一个现成的逻辑描述模块：一位全加器adder(其功能在本构造体后由声明语句实现)，调用过程由component语句实现。ibraryieee;use