典型例题及其讲解.doc

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1、一、典型例题及其讲解例8.1　可编程逻辑阵列（PLA）实现的组合逻辑电路如图8.1所示。（1）分析电路的功能，写出F1~F3的表达式；（2）若已知A1A0，B1B0为两个两位的二进制数，试证明电路实现的是二位二进制全加运算。（3）说明电路矩阵的容量，若改用PROM实现此电路，则矩阵的容量又应为多？解：PLA和PROM的结构大体相同，不同的PLA无论是“与阵列”还是“或阵列”均为编程结构，而PROM的“与阵列”为固定的，不可编程的结构，只有“或阵列”是可编程的。因此，在实现同一函数时，PLA通常要比PROM所用的矩阵容量少。图8.1　例8.1的逻辑电路图1、根据图8.1中PLA“与”

2、，“或”阵列输入，输出的关系，可直接得到输出函数的表达式，即：2、若A1A0，B1B0为两位二进制的加数，则满足运算规则其中A1B1A0B0+C1S1S0　　　　　　　　　　　　　　　　　　　　　　　　　　　　将写成“与”“或”式有：　　(8.1)　　　　　　　　　　　　　　　故电路实现的是两位二进制全加器3、由图8.1电路可知，矩阵的容量为8×11+3×11=121（存储单元）若用PROM实现，则“与阵列”应为全译码阵列，这时矩阵容量应为：8×16+3×16=176（存储单元）例8.2用ROM设计组合逻辑电路，已知函数F1~F4为：试用PROM实现上述函数，并画出相应的电路解：用

3、PROM实现逻辑函数，一般的步骤为：（1）确定输入变量数和输出端个数；（2）将函数化为最小项元和的形式；（3）确定各存储单元的内容；（4）画出相应的电路。由本题给定的条件，函数写成最小项之和的形式为：F1=∑m(0.1.2.3.7.8.9.10.13.15)F2=∑m(0.2.4.6.9.14)F3=∑m(3.4.5.7.9.13.14.15)F4=∑m(0.1.2.3.4.6.7.8.9.10.11.12.13.14)矩阵的容量为：8×16+4×16=192（存储单元）根据PROM的“与阵列”固定，“或阵列”可编程的特点，可知与阵列为全译码阵列，或阵列由上述F1~F4的函数式决定

4、。用PROM实现的函数F1~F4的电路见图8.2所示。图6.2例6.2电路图例8.3　试用PLA电路设计一个8421BCD码同步+进制计数器，画出PLA阵列图。解：8421BCD码+进制加法计数器的状态，转移关系如表8.2所示图8.2　例8.2电路图表8.2　8421BCD码加法计数器状态转换表CP若选用主从型JK触发器组成电路，则各触发器的状态方程如下：　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（8.2）各触发器的激励函数及电路的输出函数分别为：图8.3　例8.3的PLA阵列逻辑图　　　　　　　　　　　　　　　　　　　　（8.3）　　　　　　　　　　　　　　

5、　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　输出方程：　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　（8.4）　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　依照题意分析画出所设计电路的PLA阵列逻辑图如图8.3所示，例8.44位移位寄存器电路如图8.4所示。试用PLA和D触发器实现这一电路的逻辑功能，要求画出PLA的阵列图。解：由图8.4所示电路可得出：图8.4　例8.4的电路图　　　　　　　　　　　　　　　　　　　　　　　　　　　　（8.5）当M＝0时，并行输入数据ABCD当M＝1时，左移位操作.现在以并

6、行输入数据信号A、B、C、D，寄存器功能选择信号M和D触发器的状态信号Q1n，Q2n，Q3n，Q4n作为PLA的输入构成“与阵列”以各触发器的激励函数构成或阵列并作为PLA的输出，再与触发器连接，则可得到与原电路具有相同功能的PLA阵列图，如图8.5所示。例8.5　试将4片三态输出的32字×4位ROM扩展或64字×8位ROM。解：电路如图8.6所示。具体实现步骤如下：图8.5　例8.4的PLA阵列逻辑图图8.6　例8.5电路图（1）位扩展。因为给定的ROM每片只有4位，故需要2片ROM并联以满足8位的需要，如图8.6阴影部分所示，图中1#片和2#片的地址线分别并接在一起，以便用同一

7、地址单元分别存储数据的低4位D0~D3（1#片）和高4位D4~D7（2#片）。（2）字扩展。两片并联后位数已经满足题目要求，但字数只有32字。为满足64字的需要，务必再加上一组与1#片和2#片功能相同的并联组合，如图中所示的3#片和4#片，它的地址线也分别并联在一起。片选端由最高位地址信号A5控制（如图8.6所示），当A5=0时，1#片和2#片的＝0，则1#片2#片组合工作，但3#片、4#片组合=1，3#片4#片不工作。同理，当A5=1时，1#片2#片组合不工作，3#