《触发器及其应用》PPT课件

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1、第9章时序逻辑电路触发器是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。本章介绍了基本RS触发器，JK触发器，D触发器，移位寄存器，计数器，多谐振荡器的原理应用电路与计算机仿真设计方法。本章的重点是掌握触发器组成的应用电路的仿真设计与分析方法。注意不同结构形式的触发器之间的差别，注意采用不同触发器构成的寄存器，计数器，多谐振荡器的特点。内容提要9.1触发器及其应用触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到

2、另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本的逻辑单元。9.1.1基本RS触发器图9.1.1基本RS触发器图9.1.1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端，因为＝0（＝1）时触发器,被置“1”；为置“0”端,因为＝0（＝1）时触发器被置“0”,当＝＝1时状态保持；＝＝0时，触发器状态不定，应避免此种情况发生，9.1.1为基本RS触发器的功

3、能表。基本RS触发器。也可以用两个“或非门”组成，此时为高电平触发。输入输出SRQn+1Qn+10110100111QnQn11φφ表9.1.1基本RS触发器的功能表9.1.2JK触发器在输入信号为双端的情况下，JK触发器是功能完善、使用灵活和通用性较强的一种触发器。本例采用4027B双JK触发器，在Multisim环境下的引脚功能如图9.1.2所示。JK触发器的状态方程为:Qn+1＝JQn＋kQnJ和K是数据输入端，是触发器状态更新的依据，若J、K有两个或两个以上输入端时，组成“与”的关系。Q

4、与为两个互补输出端。通常把Q＝0、＝1的状态定为触发器“0”状态；而把Q＝1，＝0定为“1”状态。图9.1.2双JK触发器引脚排列上升沿触发JK触发器的功能如表9.1.2输入输出SDRDCPJkQn+1Qn+101×××1010×××0100×××φφ11↑00QnQn11↑101011↑010111↑11QnQn11↑××QnQn注：×—任意态，↓—高到低电平跳变，↑—低到高电平跳变，Qn（Qn）—现态，Qn+1（Qn+1）—次态，φ—不定态JK触发器常被用作缓冲存储器，移位寄存器和计数器。9

5、.1.3D触发器在输入信号为单端的情况下，D触发器用起来最为方便，其状态方程为Qn+1＝Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态，D触发器的应用很广，可用作数字信号的寄存，移位寄存，分频和波形发生等。有很多种型号可供各种用途的需要而选用。如双D74LS74、四D74LS175、六D74LS174、CD4042等。图9.1.3为6DCD4042的引脚排列。功能如表9.1.3。9.1.3CD4042引脚排列图表9.1.3D

6、触发器功能表输入输出SDRDCPDQn＋1Qn＋101××1010××0100××φφ11↑11011↑00111↑×QnQn9.1.4双J-K触发器组成的时钟变换电路该电路主要用于单一双时钟脉冲的转换，可作为双时钟可逆计数器的脉冲源。图9.1.4所示电路是由双J-K触发器CC4027和四2输入端与非门CC4011构成的时钟变换电路。将CC4027的J端(⑥脚)接至端(②脚)，K端(⑤脚)接至Q端(①脚)，CP端(③脚)接与非门U2A和门U2C的输入端。假设Q端初始状态为低电平“o”状态，当CP

7、脉冲上升沿到达后，Q端变为高电平“1”状态，端为低电平“o”状态。CP脉冲和Q端输出经门U2A与非后送入反相器门U2B，输出一个与CP脉冲同步的脉冲。图9.1.4时钟变换电路当第二个CP上升沿到达后，Q变为低电平“o”状态，变为高电平“1”状态。CP脉冲和端输出经门U2C与非后送入反相器门U2D，输出一个与CP脉冲同步的脉冲。应当指出：经转换的双时钟脉冲，其频率为CP的二分之一，QA（QA）与QB（QA）相差180。波形如图9.1.5所示。图9.1.5QA、QB输出波形图9.1.5四锁存D型触发

8、器组成的智力竞赛抢答器智力竞赛抢答电路如图9.1.6所示。该电路能鉴别出4个数据中的第1个到来者，而对随之而后到来的其它数据信号不再传输和作出响应。至于哪一位数据最先到来，则可从LED指示看出。该电路主要用于智力竞赛抢答器中。图9.1.6智力竞赛抢答电路图9.1.6所示电路是由四锁存D型触发器CC4042，双4输入端与非门CC4012、四2输入端或非门CC4001和六同相缓冲/变换器CC4010构成的智力竞赛抢答器。电路工作时，CC4042的极性端EO(POL)处于高电平“1”，E1(CP)端电