触发器和时序逻辑电路设计

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1、2010年“金蓝领”培训数字电子技术主讲郭世香课件可登陆以下邮箱下载：sdly_jllpx@126.com登录密码：000000培训内容重点掌握各种典型电子电路的功能、工作原理、性能指标和分析方法。1、掌握典型组合逻辑电路的分析和设计方法2、掌握典型时序逻辑电路的分析与设计方法3、集成555定时器应用与电路设计第一节触发器第二节时序逻辑电路的分析与设计方法第三节计数器第四节寄存器退出第3章时序逻辑电路的分析与设计基本RS触发器一、同步触发器二、主从触发器退出三、边沿触发器四、不同类型触发器间的转换第一节触

2、发器触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：0状态和1状态；在不同的输入情况下，它可以被置成0状态或1状态；当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T´触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。一、基本RS触发器电路组成和逻辑符号信号输入端，低电平有效。信号输出端，Q=0、Q=1的状态称0状态，Q=1、Q=0的状态称1状态，工

3、作原理RSQ1001010①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。0110RSQ010②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。1011110③R=1、S=1时：根据与非门的逻辑功能不难推

4、知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。RSQ01010111不变100011RSQ10001111不变00不定？④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。特性表（真值表）现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所处的新的稳定状态。

5、次态Qn+1的卡诺图特性方程触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式状态图描述触发器的状态转换关系及转换条件的图形称为状态图01×1/1×/10/01/①当触发器处在0状态，即Qn=0时，若输入信号＝01或11，触发器仍为0状态；RS②当触发器处在1状态，即Qn=1时，若输入信号＝10或11，触发器仍为1状态；RSRS若＝10，触发器就会翻转成为1状态。RS若＝01，触发器就会翻转成为0状态。波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置1置

6、1置1保持不允许基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。集成基本RS触发器EN＝1时工作EN＝0时禁止1S2S二、同步触发器1、同步RS触发器RSCP＝0时，R=S=

7、1，触发器保持原来状态不变。CP＝1时，工作情况与基本RS触发器相同。特性表特性方程CP=1期间有效主要特点波形图（1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。不变不变不变不变不变不变置1置0置1置0不变2、同步JK触发器CP=1期间有效将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK触发器的特性方程：特性表JK=00时

8、不变JK=01时置0JK=10时置1JK=11时翻转状态图波形图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。3、同步D触发器（D锁存器）CP=1期间有效将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程：状态图波形图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。集成同步