dc综合全过程及使用的命令

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1、DC综合全过程及使用的命令    DC的初始化文件.synopsys.dc.setup，该文件是隐藏文件，需要用ls–a显示读取文件DC支持多种硬件描述格式，.db.v.vhd等对于dcsh工作模式来说，读取不同的文件格式需要不同的参数Read-formatVerilog[dbvhdlect]file                               //dcsh工作模式对于tcl工作模式来说，读取不同文件格式使用不同的命令。Read_db file.db                   

2、    //tcl工作模式读取db格式Read_verilog file.v                  //tcl工作模式读取verilog格式Read_vhdl                  file.v                  //tcl工作模式读取vhdl格式读取源程序的另外一种方式是配合使用analyzer命令和elaborate命令；Analyzer是分析HDL的源程序并将分析产生的中间文件存于work（用户可以自己指定）的目录下Elaborate则在产生的中间文件中生成v

3、erilog的模块或者VHDL的实体缺省情况下，elaborate读取的是work目录中的文件当读取完所要综合的模块后，需要使用link命令将读到DC存储区中的模块或实体连接起来注意：如果在使用link命令后，出现unresolveddesignreference的警告信息，需要重新读取该模块，或者在.synopsys_dc.setup文件中添加link_library，告诉DC到库中去找这些模块，同时还要注意search_path中的路径是否指向该模块或单元电路所在的目录Link命令执行后，DC就将模块

4、按照RTL级或者门级的描述将电路连接起来，之后的各种限制条件就可以对该电路的顶层模块施加 DC限制条件施加的对象针对以下电路成分：输入输出端口、模块、子模块的实例化、单元电路、连线及电路的引脚。在使用DC命令的时候，不要使用模糊的对象，例如，如下面的电路：Set_load3Clk由于在电路中含有名称为CLK的pin、port和net，因此，DC无法知道该处的load是施加在哪个对象上，注意到一般连线会驱动负载，该命令就改为：Set_load3[get_netsClk]                 TC

5、L modeSet_load3find(net,”Clk”)                 dc_shellmode路径的划分与合法路径DC综合的时候是基于路径的优化，对于DC来说，合法的路径必须满足以下条件        路径的起点为输入端口或者是触发器的数据端        路径终点为输出端口或者是触发器的时钟端DC设定的限制条件的值都是无单位的，这些单位都是由工艺库中给定的可以用report_lib  lib_name来查看所有在工艺库中设定的各个参数的单位 定义电路的工作环境和综合环境 1.Se

6、t_operating_conditions不同的工作环境对应的单元电路的延迟不相同温度升高、电压降低、电路的特征线宽增大都会使得单元电路的延迟增大电路的工作环境一般在工艺库中都有给定命令格式：             set_operating_conditions[–minmin_condition][–maxmax_condition]  [-min_librarymin_lib][–max_librarymax_lib]命令使用说明           指定DC进行优化时使用的工作环境，其中工作环

7、境的指定必须在库中指定，或者在link_library中的其中一个库中指定，如果不指定operating_conditions，DC自动搜索link_library中的第一个库的工作环境作为优化时使用的工作环境           可以用get_attributes语句取得库中缺省的工作环境        -max选项指定电路最大延迟分析（分析电路是否满足触发器建立时间setup的要求）的工作环境           -min选项用于指定电路最小延迟分析（分析电路是否满足触发器保持时间holdtime的要

8、求）的工作环境，该选项不能单独使用，必须与-max同时使用           如果不指定用于分析最小延迟的库，则只使用-max中指定的库用于电路的延迟分析           -min_library选项指定用于电路最大延迟分析的工艺库           -max_library选项指定用于电路最小延迟分析的工艺库2.set_min_library      Vendor可能提供多个不同的工艺库，用于分析电路的时序，不同工